JPS63205752A - マイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマイクロコンピュータに関し、更に詳述すれば
、マイクロコンピュータのデータの入出力制御の構成に
関する。

〔従来技術〕

マイクロコンピュータ内部におけるデータ転送は通常パ
ラレルデータ、即ち一単位のデータを構成するビット数
と同じ数の信号線を用い、各信号線にて各１ビツトのデ
ータが送信されるようなデータの形で行われる。一方、
マイクロコンピュータと外部とのデータ送信はシリアル
データ、即ち１本の信号線を介して１位のデジタルデー
タの各ビットデータが順次的に送ｆδされるようなデー
タの形で行われる。

従って、マイクロコンピュータ内部と外部との間でデー
タの送受を行う場合には、パラレルデータとシリアルデ
ータの変換が行われる。

従来はこのような処理は１単位のデータ、たとえば１バ
イト（８ビツト）単位でＣＰＵに割込みが掛けられてソ
フトウェア的に処理されていた。即ち、データ送信の際
には１単位のパラレルデータをバッファメモリ等に一旦
保持した後、各ビットデータを順次的に送出することに
よりシリアルデータとして外部へ送信し、また受信の際
には一単位のシリアルデータの一連のビットデータをバ
ンファレジスタ等に順次的に一旦記憶した後、これらを
複数の信号線（バス）へ同期的に出力することによりパ
ラレルデータとして送出するような処理を総てＣＰＵの
ソフトウェア的処理により実行していた。

〔発明が解決しようとする問題点〕

従って従来のマイクロコンピュータでは、大量のデータ
の入出力が行われる場合には、ＣＰＵに多大の負担が加
わり、ＣＰＵには他のソフトウェア的処理を行う余裕が
無くなるという問題がある。このためたとえば緊急に処
理されるべき割込み要求があったような場合にも、それ
に即応することが出来ず、所謂リアルタイム応答性が低
くなるという問題が生じている。

本発明はこのような従来技術の問題点の解消を図らんと
してなされたものであり、内部メモリと外部とのデータ
の送受を行う機器との間のデータの転送をＣＰｕによる
ソフトウェア的介入無しに実行可能に構成することによ
り、データ転送時のＣＰｕの負担を軽°減したマイクロ
コンピュータの提案を目的とする。

〔問題点を解決するための手段〕

本発明のマイクロコンピュータでは、内部メモリと外部
との間のデータの送受のための機器との間に専用のバス
を設け、またデータ送受のためにメモリから読出される
べきデータのまたはメモリに書込まれるデータの最終ア
ドレスを残データレジスタに設定し、転送されるべきデ
ータ数の総数をカウンタに設定することにより、最初に
アクセスされるべきメモリのアドレスを発生し、これを
スタートアドレスとして爾後順次アドレスを発生する構
成としている。

本発明は、内部メモリと外部との間でパラレルデータと
シリアルデータとの変換を行ってデータの送受を行う送
受信部を有するマイクロコンピュータにおいて、前記メ
モリと前記送受信部とを接続する専用バスと、外部との
データ送受のために前記メモリに対して読出し／書込み
対象となる一連のデータの前記メモリにおける最終アド
レスが設定されるレジスタと、外部とのデータ送受のた
めに前記メモリに対して読出し／書込み対象となる一連
のデータ数が初期設定されまたその残数を計数する残デ
ータカウンタと、前記レジスタの設定値と前記残データ
カウンタの初期設定値とを基に、前記メモリに対するｌ
データの読出しまたは書込みが行われる都度、順次アド
レスを発生するアドレスカウンタとを備え、該アドレス
カウンタが発生する前記メモリのアドレスに対する前記
送受信部との間のデータの読出し／書込みを前記専用バ
スを介して行うべくなしたことを特徴とする。

〔作用〕

本発明のマイクロコンピュータでは、レジスタに設定さ
れている転送されるべきデータのメモリ上の最終アドレ
スと、転送すべきデータの総数が設定されるカウンタの
計数値とから次にアクセスされるべきメモリのアドレス
が順次発生されてデータの読出し／を込みが行われ、ま
たそのデータのメモリとデータ送受用機器との間の転送
が専用のバスにて行われる。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第を図は本発明に係るマイクロコンピュータの要部の構
成を示すブロック図である。

図中１は本発明のマイクロコンピュータの内部メモリと
してのＲＡＭである。このＩ？ＡＭｌは、図示されてい
ないＣＰＵ等にやはり図示されていない内部バスにて接
続されている他、外部との間のデータの送受専用のリア
ルタイムバス２に双方向ゲート１１を介して接続されて
いる。

従って、データの転送時には、データはＲＡＭＩから読
出されてゲート１１を介してリアルタイ・ムバス２へ送
出され、また逆にリアルタイムバス２からゲート１１を
介してＲＡＭＩへデータが書込まれる。

図中３ＴはＩ？ＡＭ１からリアルタイムバス２にゲート
３１丁を介して接続された送信用データレジスタであり
、転送されて来た１バイト（８ビツト）単位のパラレル
データを一時記憶する。

４↑は送信用シフトレジスタであり、送信用データレジ
スタ３Ｔからゲート４１Ｔを介して与えられた８ビツト
のパラレルデータの各ビットデータを一時記憶した後、
それらを出力端子ＯＰへ順次的に出力することによりシ
リアルデータに変換して外部へ送信する。即ち、送信用
シフトレジスタ４丁はパラレル／シリアル変換器として
動作する。

なお、ゲート４１↑は、送信用シフトレジスタ４丁から
データが出力端子ＯＰに出力されると開かれ、送信用デ
ータレジスタ３Ｔに保持されている次のデータが送信用
シフトレジスタ４Ｔへ出力される。

図中５１は送信用リアルタイムサービスカウンタであり
、７ビツトのレジスタにて構成されている転送回数カウ
ンタ５１及び最終アドレスレジスタ５２と、これとは別
にアドレスカウンタが備えられている。

この送信用リアルタイムサービスカウンタ５Ｔのアドレ
スカウンタが発生するアドレスはアドレスレジスタ７に
与えられている。

また、転送回数カウンタ５１と最終アドレスレジスタ５
２は具体的には、第２図にそのビット構成を示す如く、
ビットＯ〜２までの３ビツトにて、転送されるべきデー
タの総数が本実施例では設定値の倍数として初期設定さ
れ、１ｉｉｔ＆は各２データの転送が行われる都度１づ
つ減数計数することにより残データ数を計数値として保
持する転送回数カウンタ５１が、またピント３〜６まで
の４ビツトにて、転送されるべきデータのＲＡＭＩにお
ける最終アドレスが設定される最終アドレスレジスタ５
２がそれぞれ構成されている。

この送信用リアルタイムサービスカウンタ５丁の転送回
数カウンタ５１は、送信用リアルタイムサービスカウン
タ５ＴのビットＯ〜２をそれぞれ転送回数カウンタビッ
トＴＮＩ〜ＴＮ３として計数動作を行う、具体的には、
転送回数カウンタ５１にはデータの転送処理の開始に先
立って、まず転送されるべきデータの総数（本実施例で
は設定値の倍数がデータ総数になる）が設定され、爾後
は送信用データレジスタ３Ｔから同シフトレジスタ４Ｔ
へデータが転送された時点でそれぞれ２データにつき計
数値が１づつ減数される。

なお、転送回数カウンタ５】の各転送回数カウンタビッ
トＴＮ　ｌ　−ＴＮ　３の値とデータの転送回数との関
係は第１表の如くである。

（以　下　余　白） 第１表 また、送信用リアルタイムサービスカウンタ５丁の最終
アドレスレジスタ５２は、送信用リアルタイムサービス
カウンタ５Ｔのビ・ノド３〜６をそれぞれ最終アドレス
ビットＥＡＯ〜ＥＡ３としてアドレス設定が行われる。

具体的には、最終アドレスレジスタ５２にはデータの送
信処理の開始に先立って、送信されるべきデータのＲＡ
ＭＩにおける最終アドレス、即ちデータが読出されるＲ
ＡＭＩの最終アドレスが設定される。

第２表 但し、Ｈはへキサコード なお、最終アドレスレジスタ５２の各最終アドレスビッ
トＥＡＯ〜Ｅ＾３の値とＩ？ＡＭｌのアドレスとの関係
は第２表の如くである。

また送信用リアルタイムサービスカウンタ５Ｔは、転送
回数カウンタ５１の計数値が０に達した後に送信用デー
タレジスタ３Ｔから送信用シフトレジスタ４Ｔへデータ
の転送が行われた場合、即ち最終データが転送された場
合には、転送されるべきデータの総てについて転送処理
が完了したものとして所定の信号、たとえばＣＰｔ１に
対する割込み要求信号ＩＲ等を出力するように構成され
ている。

一方、４Ｒは受信用シフトレジスタであり、データの入
力端子ＩＰから入力された８ビツトのシリアルデータの
各ピントデータを順次的に受信して一時記憶した後、そ
れらをゲー）　４１１１を介して受信用データレジスタ
３Ｒへ同期的に送出することにより８ビツトのパラレル
データとして受信する。即ち、受信用シフトレジスタ４
Ｒはシリアル／パラレル変換器として動作する。

３ＲはＲＡＭＩへゲート３１Ｒ及びリアルタイムバス２
を介して接続された受信用データレジスタであり、受信
用シフトレジスタ４Ｒから転送されて来た１バイト（Ｂ
ビット）単位のパラレルデータをリアルタイムバス２へ
送出する なお、ゲート４１Ｒは受信用シフトレジスタ４Ｒに入力
端子ＩＰから１単位のシリアルデータが受信されると開
かれて受信用シフトレジスタ４Ｒから同データレジスタ
３Ｒヘパラレルデータが送出される。

また５Ｒは受信用リアルタイムサービスカウンタであり
、７ビツトのレジスタにて構成されている。

そして、その具体的構成は前述の送信用リアルタイムサ
ービスカウンタ５Ｔと全く同様の転送カウンタ５１及び
最終アドレスレジスタ５２にて構成されているので、詳
細については省略する。但し、この受信用リアルタイム
号−ビスカウンタ５丁の転送回数カウンタ５１は、デー
タの受信時には受信用シフトレジスタ４Ｒから同データ
レジスタ３Ｒへデータが転送された時点でそれぞれ２デ
ータにつき計数値が１ずつ減数される。またこの受信用
リアルタイムサービスカウンタ５丁の最終アドレスレジ
スタ５２には、受信すべきデータがＲＡＭＩに格納され
る最終アドレスが設定される。

図中６はリアルタイムコントロール回路であり、ＣＰｔ
１からデータの転送処理の指示λ（与えれると、所定の
コントロールクロックをゲート１１，３１Ｔ、３１Ｒに
与える。これによりゲート１１が開閉制御され、ＲＡＭ
Ｉからリアルタイムバス２ヘデータが送出され、またリ
アルタイムバス２から！？ＡＭ１ヘデータが入力される
。

従ってゲー）　３１Ｔが開かれると、リアルタイムバス
２から送信用データレジスタ３Ｔへパラレルデータが転
送されて記憶され、またゲート３１Ｒが開かれると、受
信用データレジスフ３Ｒからパラレルデータがリアルタ
イムバス２へ送出される。

更に両リアルタイムサービスカウンタ５Ｔ、　５Ｒには
前述の第２表の如きデータ予め記憶されており、それぞ
れの転送回数カウンタ５１の初期値と最終アドレスレジ
スタ５２の設定値とを基に、最初にアクセスすべき）Ｉ
ＡＭＩのアドレス、即ちスタートアドレスを発生し、Ｗ
Ｉ後はｌデータの送信用シフトレジツタ４Ｔから出力端
子ＯＰへの送出、または入力端子ＩＯから受信用シフト
レジスタ４Ｒへの受信が行われる都度、順次的に次のア
ドレスを発生してアドレスレジスタ７に与える。これに
よりそのアドレスはアドレスレジスタ７に保持され、更
にＲＡＭＩに与えられてＲＡＭＩのそのアドレスがアク
セスされる。

従って、ＲＡＭＩからデータが読出されるデータ送信の
場合には、送信用リアルタイムサービスカウンタ５Ｔの
最終アドレスレジスタ５２に設定されている最終アドレ
スに至るまで、その転送回数カウンタ５１に初期設定さ
れた数のデータが順に読出されてリアルタイムバス２を
介して送出される。またＲＡＭＩにデータを書込むデー
タ受信の場合には、受信用リアルタイムサービスカウン
タ５Ｒの最終アドレスレジスタ５２に設定されている最
終アドレスに至るまで、その転送回数カウンタ５１に初
期設定された数のデータが順にＲＡＭＩの対応するアド
レスに書込まれる。

以上のように構成された本発明のマイクロコンピュータ
の動作について、以下に説明する。

データの外部への送信に際してはまず第３図ｆａｔに示
す如（、データ転送により送信されるべきデータが格納
されているＲＡＭＩでの最終アドレス、たとえばＣＯＨ
’（Ｈはへキサコードを表す）を表すデーラダ１１００
°（第２表参照）が送信用リアルタイムサービスカウン
タ５Ｔの最終アドレスレジスタ５２に設定され、また転
送されるべきデータの総数、この場合は１４を表すデー
ラダ１１０°（第１表参照）が送信用リアルタイムサー
ビスカウンタ５Ｔの転送回数カウンタ５１に初期設定さ
れる。

そしてリアルタイムコントロール回路６にＣＰＵＩから
データ送信が指示されると、リアルタイムコントロール
回路６はコントロールクロソクヲ順次出力してゲート１
１及び３１Ｔの開閉制御を行う、また、送信用リアルタ
イムサービスカウンタ５Ｔのアドレスカウンタはその転
送回数カウンタ５１の初期値と同最終アドレスレジスタ
５２の設定値とから最初にアクセスすべきアドレス、こ
の場合は、’ＣＤ）Ｉ’を発生してアドレスレジスタ７
に与える。これにより、ＲＡＭＩからはまず最初にアド
レス°ＣＤＨ’　に格納されていたデータがゲート１１
を介してパラレルデータとしてリアルタイムバス２に送
出され、ゲ−ト３１Ｔを介して送信用データレジスタ３
Ｔに与えられ、一時的に保持される。

送信用データレジスタ３Ｔに保持されたパラレルデータ
はゲート４１丁が開くことにより送信用シフトレジスタ
４Ｔにパラレルデータとして保持される。

そして、送信用シフトレジスタ４Ｔに保持されたパラレ
ルデータは、出力端子ＯＰから各ビットデータが順次的
に出力されることにより、シリアルデータとして外部へ
送信される。

従って、送信用リアルタイムサービスカウンタ５Ｔの転
送回数カウンタ５１の計数値及び次にアクセスされるＲ
ＡＭＩのアドレスは第３図（ｂｌに示す如く、“１１０
’及びＣＣＩＩ°になる。このため、次にリアルタイム
コントロール回路６からコントロールクロックが出力さ
れると、ＲＡＭＩのアドレス゛ＣＣＩＩ°がアクセスさ
れてそのアドレスに格納されているデータが上述同様に
ｌ？ＡＭｌから読出され、リアルタイムバス２．送信用
データレジスタ３Ｔ、送信用シフトレジスタ４Ｔへと順
次転送されて出力端子ＯＰからシリアルデータとして送
信される。

このように、ＲＡＭＩに格納されているデータが順次読
出され、送信用シフトレジスタ４Ｔからシリアルデータ
として出力端子ＯＰから送信される処理が反復されると
、やがて送信用リアルクイムサービスカウンタ５Ｔの転
送回数カウンタ５１の計数値が、第３図（Ｃ１・・・ｉ
ｆ）に示すように、２データの送信の都度１ずつ減数さ
れて°１１０′、’１０１’　・・・と順次更新されて
Ｏになる。そしてこの後、ＲＡＭＩの最終アドレス°Ｃ
ＯＨ’　に格納されているデータが送信用データレジス
タ３丁から同シフトレジスタ４Ｔへ転送されると、送信
用リアルクイムサービスカウンタ５ＴからＣＰＵへ割込
要求信号ＩＲが出力される。

一方、データの受信の場合の動作は以下の通りである。

データの外部からの受イεに際しても、送信の際と同様
に、まず第４図＋１１１１に示す如く、データ転送によ
り受信されるべきデータのＲＡＭＩにおける書込みの最
終アドレス、たとえばＡ０１１″を表すデータ’１０１
０’　（第２表参照）が受信用リアルタイムサービスカ
ウンタ５Ｒのｉ終アドレスレジスタ５２に設定され、ま
た受信されるべきデータの総数、この場合は８を表すデ
ーダ０１１’　（ｆｆｉ　１表）が同じく転送回数カウ
ンタ５１に設定される。

そして、リアルタイムコントロール回路６にＣＰＩＩか
らデータ受信が指示されると、リアルタイムコントロー
ル回路６はコントロールクロックを順次出力してゲート
１１及び３１Ｔを開く、これにより、入力端子ＩＰから
入力されたシリアルデータはその各ビットデータが受信
用シフトレジスタ４Ｒに順次保持された後、ゲー１−４
１Ｒが開いて８ビア）単位のパラレルデータとして受信
用データレジスタ３Ｒに転送され、更にリアルタイムバ
ス２へ送出される。

この際、受信用シフトレジスタ４Ｒから受信用データレ
ジスタ３Ｒへ各２データが転送された時点で受信用リア
ルタイムサービスカウンタ５Ｒの転送回数カウンタ５１
は順次１づつ減数されると共に、ＲＡＭＩにはまず最初
にそのアドレス°Ａ７＋１’　にデータが格納される。

従って、受信用リアルタイムサービスカウンタ５Ｒの転
送回数カウンタ５１の計数値及び次にアクセスされるＲ
ＡＭＩのアドレスは第４図〜）・・・（ｆｌに示す如く
、２データの受信の都度゛０１１°、　’０１０’　・
・・と順次減数され、また受信用リアルタイムサービス
カウンタ５Ｒのアドレスカウンタが発生するアドレスは
’Ａ６Ｈ’　、　’Ａ５Ｈ’　・・・と順次更新される
。

このように、ＲＡＭＩに順次データが格納されてゆくと
、やがて受信用リアルタイムサービスカウンタ５Ｒの転
送回数カウンタ５１の計数値が、第４図（ｆｌに示す如
く、０になる。そしてこの後、受信用シフトレジスタ４
Ｒから同データレジスタ３Ｒヘデータが転送されると、
即ち最終データが転送されると、受信用リアルタイムサ
ービスカウンタ５ＲからＣＰＵへ割込要求信号ＩＲが出
力される。

なお上記実施例では８ビツトを１単位のデータとして処
理する例を示したが、これに限るものでは無く、たとえ
ば他に１６ビツトを１ｆｆｉ位のデータとして処理する
ような構成でもよいことは勿論である。

〔効果〕

以上のように本発明によれば、マイクロコンピュータの
内部メモリからのデータの外部への送信及び外部から内
部メモリへのデータの受信等のデータ送受信処理がＣＰ
ＩＩのソフトウェア的介入無しに実行可能であるので、
ＣＰｕの負担が軽減され、他のソフトウェア的処理を実
行するための余裕が生じ、また緊惣度が高い割込み要求
が行われた場合にもそれに即応することが可能になる。

【図面の簡単な説明】

図面は本発明の実施例を示すものであり、第１図は本発
明のマイクロコンピュータの要部の構成を示すブロック
図、第２図はそのリアルタイムサービスカウンタのビッ
ト構成を示すブロック図、第３図はデータを送信する場
合のリアルタイムサービスカウンタの設定値、計数値及
び指定される＋１ＡＭのアドレスを示す模式図、第４図
はデータを受信する場合のリアルタイムサービスカウン
タの設定値、計数値及び指定される村ＡＭのアドレスを
示す模式図である。 ＯＰ・・・出力端子　　ＩＰ・・・入力端子ｌ・・・Ｒ
Ａｌ’ｌ　　２・・・リアルタイムバス　３Ｔ、３Ｒ・
・・データレジスタ　４Ｔ、　４Ｒ・・・シフトレジス
タ　５Ｔ、　５Ｒ・・・リアルタイムサービスカウンタ 特　許　出願人　　三洋電機株式会社 代理人　弁理士　　河　野　　登　夫 第２図 第３図 ５２　　　　　　５１　　　　　　ＲＡＭアドレス第４
図

Claims (1)

1. 【特許請求の範囲】 １、内部メモリと外部との間でパラレルデータとシリア
   ルデータとの変換を行ってデータの送受を行う送受信部
   を有するマイクロコンピュータにおいて、 前記メモリと前記送受信部とを接続する専 用バスと、 外部とのデータ送受のために前記メモリに 対して読出し／書込み対象となる一連のデータの前記メ
   モリにおける最終アドレスが設定されるレジスタと、 外部とのデータ送受のために前記メモリに 対して読出し／書込み対象となる一連のデータ数が初期
   設定されまたその残数を計数する残データカウンタと、 前記レジスタの設定値と前記残データカウ ンタの初期設定値とを基に、前記メモリに対する１デー
   タの読出しまたは書込みが行われる都度、順次アドレス
   を発生するアドレスカウンタとを備え、 該アドレスカウンタが発生する前記メモリ のアドレスに対する前記送受信部との間のデータの読出
   し／書込みを前記専用バスを介して行うべくなしたこと
   を特徴とするマイクロコンピュータ。