JPS63207231A - 時分割多重化信号の分岐挿入処理回路 - Google Patents
時分割多重化信号の分岐挿入処理回路Info
- Publication number
- JPS63207231A JPS63207231A JP3951187A JP3951187A JPS63207231A JP S63207231 A JPS63207231 A JP S63207231A JP 3951187 A JP3951187 A JP 3951187A JP 3951187 A JP3951187 A JP 3951187A JP S63207231 A JPS63207231 A JP S63207231A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- branch
- processing circuit
- comparator
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
時分割多重化された同期多重化信号を扱う回路において
、カウンク、コンパレータ、フリップフロップを有する
分岐処理回路と、カウンタ、コンパレータ、セレクタを
有する挿入処理回路とを。
、カウンク、コンパレータ、フリップフロップを有する
分岐処理回路と、カウンタ、コンパレータ、セレクタを
有する挿入処理回路とを。
ビット多重信号を伝えるデータバスに接続し、高速のビ
ット多重信号に対し、任意速度で分岐・挿入処理を行う
ことができるようにしている。
ット多重信号に対し、任意速度で分岐・挿入処理を行う
ことができるようにしている。
本発明は、ディジタル伝送装置等における時分割１多重
化ＩＳ号処理回路に係り、特に高次群信号に対し、低次
群信号の分岐・挿入を節単に行うことができるようにし
た時分割多重化信号の分岐挿入処理回路に関するもので
ある。
化ＩＳ号処理回路に係り、特に高次群信号に対し、低次
群信号の分岐・挿入を節単に行うことができるようにし
た時分割多重化信号の分岐挿入処理回路に関するもので
ある。
第７図は従来のワード多重信号の例、第８図は従来の分
岐挿入処理回路の例、第９図は従来例のタイムチャート
、第１０図はビット多重信号の例。
岐挿入処理回路の例、第９図は従来例のタイムチャート
、第１０図はビット多重信号の例。
第１１図はビット多重信号の直並列変換例を示す。
複数の低次群信号を時分割多重化した高次群信号を扱う
ディジクル伝送装置においては、高次群信号の中から特
定の低次群信号のみを取り出す分岐処理、逆に特定の低
次群信号を高次群信号の中に入れる挿入処理が要求され
る。
ディジクル伝送装置においては、高次群信号の中から特
定の低次群信号のみを取り出す分岐処理、逆に特定の低
次群信号を高次群信号の中に入れる挿入処理が要求され
る。
そこで、従来２例えば第７図に示すようなワード多重形
式の高次群信号を用い、入力された高次群信号を、第８
図に示すような分岐挿入処理回路によって３分岐・挿入
処理を行うようにしていた。
式の高次群信号を用い、入力された高次群信号を、第８
図に示すような分岐挿入処理回路によって３分岐・挿入
処理を行うようにしていた。
第９図は、その回路の動作を示すタイムチャートである
。
。
例えば、第１番目のチャネルｃｈ−１を分岐する場合に
は１次のようになる。第８図において、直並列変換器５
０に入力される多重化信号は、第９図に示す（ａ）のよ
うになっている。これが、直並列変換器５０により並列
信号に変換され、受信データバス５１上では、第９図（
ｂ）のようになる。
は１次のようになる。第８図において、直並列変換器５
０に入力される多重化信号は、第９図に示す（ａ）のよ
うになっている。これが、直並列変換器５０により並列
信号に変換され、受信データバス５１上では、第９図（
ｂ）のようになる。
取り出すチャネル番号は、ＭＰＵバスによって。
レジスタ５４に↑旨定される。これが、タイムスロット
番号ＴＳＮＯと比較され２タイムスロツトのクロック信
号ＴＳＣＬＫのタイミングで、チャネルｃｈ−１の信号
が、レジスタ５２に書き込まれる。
番号ＴＳＮＯと比較され２タイムスロツトのクロック信
号ＴＳＣＬＫのタイミングで、チャネルｃｈ−１の信号
が、レジスタ５２に書き込まれる。
レジスタ５２から取り出される並列信号は、第９図（Ｃ
）図示のようになる。これを並直列変換器５３で直列に
した信号が、第９図に示す（ｄ）の信号である。なお、
挿入処理の場合にも、同様に行われる。
）図示のようになる。これを並直列変換器５３で直列に
した信号が、第９図に示す（ｄ）の信号である。なお、
挿入処理の場合にも、同様に行われる。
以上のように、従来、入力された高次群信号を並列信号
に変換して１分岐挿入処理を行うので。
に変換して１分岐挿入処理を行うので。
直列信号をそのまま処理するよりも、低速な回路で処理
することができた。
することができた。
一方、高速伝送装置の多重化方式としては、ワード多重
ではなく、ピント多重による同期多重化方式を用いるこ
とが要求されている。この場合。
ではなく、ピント多重による同期多重化方式を用いるこ
とが要求されている。この場合。
第１０図に示すように、低次群信号が多重化信号に変換
される。即ち５多重化信号上における１ビツトが、低次
群信号の１チヤネルに対応する。
される。即ち５多重化信号上における１ビツトが、低次
群信号の１チヤネルに対応する。
従って１例えば第１１図に示すように、高次群信号を直
並列変換すると、ワード多重方式と異なり、各チャネル
が空間的に分離されるため、第８図および第９図で説明
したような並列処理を行うことができない。
並列変換すると、ワード多重方式と異なり、各チャネル
が空間的に分離されるため、第８図および第９図で説明
したような並列処理を行うことができない。
本発明は上記問題点の解決を図り、多重化信号を空間的
に分離することなく、１ビット単位で高速に分岐・挿入
処理を行うことができる回路を。
に分離することなく、１ビット単位で高速に分岐・挿入
処理を行うことができる回路を。
安価に提供することを目的としている。
第１図は本発明の基本構成例、第２図は本発明に係る分
岐処理のタイミングチャート第３図は本発明に係る挿入
処理のタイミングチャートを示す。
岐処理のタイミングチャート第３図は本発明に係る挿入
処理のタイミングチャートを示す。
第１図において、１０は分岐挿入処理ＩＣ（集積回路）
、１１−１ないし１１−１は分岐挿入処理回路、１２は
低次群信号を分岐する分岐処理回路、１３は低次群信号
を挿入する挿入処理回路。
、１１−１ないし１１−１は分岐挿入処理回路、１２は
低次群信号を分岐する分岐処理回路、１３は低次群信号
を挿入する挿入処理回路。
１４はクロック信号線、１５は多重化信号をシリアルで
伝送する高速データバス、１６は制御バス。
伝送する高速データバス、１６は制御バス。
１７はクロックをカウントするカウンタ、１８はコンパ
レータ、１９は分岐するビット番号を指定するレジスタ
、２０はアンド回路、２１はフリップフロップ、２２は
クロックをカウントするカウンタ、２３はコンパレータ
、２４は挿入スるビット番号を指定するレジスタ、２５
は２人力１出力のセレクタ、２６はフリップフロップを
表す。
レータ、１９は分岐するビット番号を指定するレジスタ
、２０はアンド回路、２１はフリップフロップ、２２は
クロックをカウントするカウンタ、２３はコンパレータ
、２４は挿入スるビット番号を指定するレジスタ、２５
は２人力１出力のセレクタ、２６はフリップフロップを
表す。
高次群信号であるビット多重信号は、データバス１５上
にシリアル形式のまま入力され１分岐挿入処理回路１１
−１ないし１１−ｉは、そのデータバス１５にアクセス
することにより１分岐・挿入の処理を行う。第１図に示
す例では、これらの複数個の回路１１−１ないし１１−
１が、１つのＩＣチップ内に構成されている。
にシリアル形式のまま入力され１分岐挿入処理回路１１
−１ないし１１−ｉは、そのデータバス１５にアクセス
することにより１分岐・挿入の処理を行う。第１図に示
す例では、これらの複数個の回路１１−１ないし１１−
１が、１つのＩＣチップ内に構成されている。
分岐処理回路１２の処理を、第２図に示すタイミングチ
ャートに従って説明する。レジスタ１９には、予め制御
ハス１６を介して１分岐するピッ！・番月（この例では
「２」）が設定される。カウンタ１７は、クロック信号
線１４上のクロックにより、ビット番号をカウントする
。コンパレータ１８は、レジスタＩ９のイ直と、カウン
タ１７のイ直とを比較し、一致した場合に、第２図に示
すコンパレータ出力■のように、“１”を出力する。ア
ンド回路２０により５フリツプフロツプ２１のクロック
入力は、第２図に示す■のようになる。これにより、デ
ータバス１５上の多重化信号■が。
ャートに従って説明する。レジスタ１９には、予め制御
ハス１６を介して１分岐するピッ！・番月（この例では
「２」）が設定される。カウンタ１７は、クロック信号
線１４上のクロックにより、ビット番号をカウントする
。コンパレータ１８は、レジスタＩ９のイ直と、カウン
タ１７のイ直とを比較し、一致した場合に、第２図に示
すコンパレータ出力■のように、“１”を出力する。ア
ンド回路２０により５フリツプフロツプ２１のクロック
入力は、第２図に示す■のようになる。これにより、デ
ータバス１５上の多重化信号■が。
フリップフロップ２１に取り込まれ、フリップフロップ
２１の出力、即ち１分岐体号は第２図図示■のようにな
る。
２１の出力、即ち１分岐体号は第２図図示■のようにな
る。
挿入処理回路１３による処理のタイミングチャー１・は
、第３図に示すようになる。カウンタ２２゜コンパレー
タ２３．レジスタ２４の処理機能は。
、第３図に示すようになる。カウンタ２２゜コンパレー
タ２３．レジスタ２４の処理機能は。
分岐処理回路１２内のカウンタ１７．コンパレータ１８
． レジスタ１９と同様である。セレクタ２５は、多
重化信号■と挿入する低次群１３号■とを入力し、コン
パレータ２３の出力■で、その入力を切り換えて出力す
る。これにより、セレクタ２５の出力である多重化信号
は、第３図に示す■のようになり１多重化信号のうちの
特定チャネルを。
． レジスタ１９と同様である。セレクタ２５は、多
重化信号■と挿入する低次群１３号■とを入力し、コン
パレータ２３の出力■で、その入力を切り換えて出力す
る。これにより、セレクタ２５の出力である多重化信号
は、第３図に示す■のようになり１多重化信号のうちの
特定チャネルを。
入力した低次群信号で置き換えることができる。
セレクタ２５の後にあるフリップフロップ２６は。
出力される多重化信号と、クロック信号の位相関係を、
入力された同信号のものと、同じにするために設けられ
ている。
入力された同信号のものと、同じにするために設けられ
ている。
第４図は本発明による分岐挿入処理ｒｃの使用例、第５
図は２．４Ｇｂ／ｓビット多重信号の例、第６図は本発
明による分岐挿入処理ＩＣの階層的使用例を示す。
図は２．４Ｇｂ／ｓビット多重信号の例、第６図は本発
明による分岐挿入処理ＩＣの階層的使用例を示す。
第４図は、第１図に示す分岐処理回路１２．挿入処理回
路１３からなる分岐挿入処理回路１１を。
路１３からなる分岐挿入処理回路１１を。
ｉ個１分岐挿入処理ＩＣに内蔵させ、その分岐挿入処理
ＩＣＩ Ｏ−１ないし１０−４を、ｊ個、接続した例で
ある。
ＩＣＩ Ｏ−１ないし１０−４を、ｊ個、接続した例で
ある。
この人力信号として２例えば５０Ｍｂ／ｓ信号を。
４８チャネル多重化した２、 ４ Ｇｂ／ｓの信号を考
えると、その信号は、第５図に示すようになる。このと
き、第５図に示すように、４８ビツトの１ブロツク中に
おいて、何ビットアクセスするかによって１分岐・挿入
の速度を変えることができる。
えると、その信号は、第５図に示すようになる。このと
き、第５図に示すように、４８ビツトの１ブロツク中に
おいて、何ビットアクセスするかによって１分岐・挿入
の速度を変えることができる。
即ち、４８ビツト中の１ビツトにアクセスすれば。
５０Ｍｂ／ｓに、４８ビツト中の３ビツトにアクセスず
れば、１５０Ｍｂ／ｓになる。このように分岐・挿入の
速度を変更することは、第４図に示す構成の場合１分岐
挿入処理回路１１内にあるカウンタのカウント上限を１
例えば４８やＬ６に変更することによって、自由に行い
得る。
れば、１５０Ｍｂ／ｓになる。このように分岐・挿入の
速度を変更することは、第４図に示す構成の場合１分岐
挿入処理回路１１内にあるカウンタのカウント上限を１
例えば４８やＬ６に変更することによって、自由に行い
得る。
また、この５′ｉ岐挿入処理ＩＣは、入力クロックと入
力多重化信号の位相関係が保存されて出力されるので、
第４図に示すように１分岐挿入処理ＩＣを゛いくつでも
連続して接続可能である。
力多重化信号の位相関係が保存されて出力されるので、
第４図に示すように１分岐挿入処理ＩＣを゛いくつでも
連続して接続可能である。
第６図は９本発明による分岐挿入処理ＩＣの他の使用例
を示している。この構成においては１図かられかるよう
に、上から２．４Ｇｂ／ｓ 、 ６００Ｍｂ／ｓ 、
１５０Ｍｂ／ｓ 、 ５０Ｍｂ／ｓと３階石的に
任意の速度で分岐・挿入を行うことが可能である。
を示している。この構成においては１図かられかるよう
に、上から２．４Ｇｂ／ｓ 、 ６００Ｍｂ／ｓ 、
１５０Ｍｂ／ｓ 、 ５０Ｍｂ／ｓと３階石的に
任意の速度で分岐・挿入を行うことが可能である。
また１分岐・挿入を行う信号の数だけ、横に拡張するこ
とができる。１つの分岐挿入処理ＩＣｌ０内に、複数個
の分岐挿入処理回路が内蔵されているので、拡張が容易
である。
とができる。１つの分岐挿入処理ＩＣｌ０内に、複数個
の分岐挿入処理回路が内蔵されているので、拡張が容易
である。
Ｃ発明の効果〕
本発明では、多重化信号について直列信号のまま処理す
る分岐処理回路、挿入処理回路によって。
る分岐処理回路、挿入処理回路によって。
高速で分岐・挿入処理を実行することができる。
また１分岐処理回路、挿入処理回路からなる分岐挿入処
理回路を、複数個設けた場合には３分岐・挿入する低次
群信号に対して、柔軟性があり、かつこれらを安価に構
成できる。
理回路を、複数個設けた場合には３分岐・挿入する低次
群信号に対して、柔軟性があり、かつこれらを安価に構
成できる。
カウンタ、コンパレータ、レジスタ、フリップフロップ
等、簡単な基本回路の組み合わせによって実現できるの
で、ＩＣ化が容易であり、かつ入出力ピンの数があまり
多くならないので、ＩＣ化に適している。
等、簡単な基本回路の組み合わせによって実現できるの
で、ＩＣ化が容易であり、かつ入出力ピンの数があまり
多くならないので、ＩＣ化に適している。
以上のように１本発明によれば、高速のビット多重信号
に対し、任意速度の分岐・挿入処理を行うことができ、
かつこのような回路を安価に構成できる。また１分岐・
挿入を行う信号数に対する柔軟性があり、拡張が容易で
ある。
に対し、任意速度の分岐・挿入処理を行うことができ、
かつこのような回路を安価に構成できる。また１分岐・
挿入を行う信号数に対する柔軟性があり、拡張が容易で
ある。
第１図は本発明の基本構成例、第２図は本発明に係る分
岐処理のタイミングチャート、第３回は本発明に係る挿
入処理のタイミングチャート、第４図は本発明による分
岐挿入処理ＩＣの使用例。 第５図は２．４ Ｇｂ／ｓビット多重信号の例、第６図
は本発明による分岐挿入処理ＩＣの階層的使用例。 第７図は従来のワード多重信号の例、第８図は従来の分
岐挿入処理回路の例、第９図は従来例のタイムチャート
、第１０図はビット多重信号の例。 第１１図はビット多重信号の直並列変換例を示す。 図中、１０は分岐挿入処理ＩＣ，１１−１〜１１−ｉは
分岐挿入処理回路、１２は分岐処理回路。 １３は挿入処理回路、１４はクロック信号線、１５はデ
ータバス、１６は制御バス、１７はカウンタ、１８はコ
ンパレータ、１９はレジスタ、２０はアンド回路、２１
はフリップフロップ、２２はカウンタ、２３はコンパレ
ータ、２４はレジスタ。 ２５はセレクタ、２６はフリップフロップを表す。
岐処理のタイミングチャート、第３回は本発明に係る挿
入処理のタイミングチャート、第４図は本発明による分
岐挿入処理ＩＣの使用例。 第５図は２．４ Ｇｂ／ｓビット多重信号の例、第６図
は本発明による分岐挿入処理ＩＣの階層的使用例。 第７図は従来のワード多重信号の例、第８図は従来の分
岐挿入処理回路の例、第９図は従来例のタイムチャート
、第１０図はビット多重信号の例。 第１１図はビット多重信号の直並列変換例を示す。 図中、１０は分岐挿入処理ＩＣ，１１−１〜１１−ｉは
分岐挿入処理回路、１２は分岐処理回路。 １３は挿入処理回路、１４はクロック信号線、１５はデ
ータバス、１６は制御バス、１７はカウンタ、１８はコ
ンパレータ、１９はレジスタ、２０はアンド回路、２１
はフリップフロップ、２２はカウンタ、２３はコンパレ
ータ、２４はレジスタ。 ２５はセレクタ、２６はフリップフロップを表す。
Claims (1)
- 【特許請求の範囲】 〔１〕同期多重化信号を扱う時分割多重化信号処理回路
であって、 多重化信号を伝えるデータバス（１５）と、多重化信号
のクロックをカウントするカウンタ、該カウンタの出力
値と指定された値とを比較するコンパレータ、該コンパ
レータの出力に基づいて上記データバス上の信号を取り
込むフリップフロップを有する分岐処理回路（１２）と
、 多重化信号のクロックをカウントするカウンタ、該カウ
ンタの出力値と指定された値とを比較するコンパレータ
、該コンパレータの出力に基づいて上記データバス上の
信号または挿入する低次群信号のいずれかを選択するセ
レクタを有する挿入処理回路（１３）とを備えたことを
特徴とする時分割多重化信号の分岐挿入処理回路。 〔２〕上記分岐処理回路（１２）と上記挿入処理回路（
１３）とを複数組備えていることを特徴とする特許請求
の範囲第１項記載の時分割多重化信号の分岐挿入処理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3951187A JPS63207231A (ja) | 1987-02-23 | 1987-02-23 | 時分割多重化信号の分岐挿入処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3951187A JPS63207231A (ja) | 1987-02-23 | 1987-02-23 | 時分割多重化信号の分岐挿入処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63207231A true JPS63207231A (ja) | 1988-08-26 |
Family
ID=12555063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3951187A Pending JPS63207231A (ja) | 1987-02-23 | 1987-02-23 | 時分割多重化信号の分岐挿入処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63207231A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0530061A (ja) * | 1991-07-24 | 1993-02-05 | Oki Electric Ind Co Ltd | 多重化装置 |
| US6556593B1 (en) | 1996-12-11 | 2003-04-29 | International Business Machines Corporation | Digital cross connect and add/drop multiplexing device for SDH or SONET signals |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61261940A (ja) * | 1985-05-15 | 1986-11-20 | Hitachi Ltd | ビツト多重伝送装置 |
-
1987
- 1987-02-23 JP JP3951187A patent/JPS63207231A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61261940A (ja) * | 1985-05-15 | 1986-11-20 | Hitachi Ltd | ビツト多重伝送装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0530061A (ja) * | 1991-07-24 | 1993-02-05 | Oki Electric Ind Co Ltd | 多重化装置 |
| US6556593B1 (en) | 1996-12-11 | 2003-04-29 | International Business Machines Corporation | Digital cross connect and add/drop multiplexing device for SDH or SONET signals |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Dhaker | Introduction to SPI interface | |
| US4845437A (en) | Synchronous clock frequency conversion circuit | |
| EP0437197A2 (en) | Digital cross connection apparatus | |
| US20020135408A1 (en) | Method and interface for glitch-free clock switching | |
| US5550874A (en) | Clock synchronizing circuit of data transmission system | |
| US5014271A (en) | Pulse insertion circuit | |
| JPS59131236A (ja) | 時分割多重装置に対する同期装置 | |
| US11695398B2 (en) | Fixed time-delay circuit of high-speed interface | |
| US7227875B2 (en) | Interfacing to a data framer | |
| US5757807A (en) | Method of and apparatus for extracting or inserting a signal in a time division multiplex communication system | |
| US5479445A (en) | Mode dependent serial transmission of digital audio information | |
| JPS63207231A (ja) | 時分割多重化信号の分岐挿入処理回路 | |
| JPH0326107A (ja) | 論理回路 | |
| US6978340B2 (en) | I/O multiplexer and pin controller with serial and parallel capabilities for microprocessor based engine control | |
| JPH11149444A (ja) | データ転送制御装置及びデータ転送制御システム並びにデータ転送制御方法 | |
| JPH03183226A (ja) | ソネット送信信号変換装置 | |
| JP3065250B2 (ja) | マルチプレクサ回路 | |
| JP3921407B2 (ja) | データ転送におけるデータ監視システムおよびデータ監視方法 | |
| KR20020042145A (ko) | 마이크로 컨트롤로 유닛의 입/출력 회로 | |
| JPH1188284A (ja) | 分離装置及び選択装置 | |
| JP2581240B2 (ja) | 多重化装置 | |
| US7940813B2 (en) | Demultiplexing digital data into a 3X mode | |
| KR19980027537A (ko) | 마이콤 인터페이스 장치 | |
| JPH04144324A (ja) | ワード多重分離装置 | |
| JPH05292052A (ja) | ビット多重／バイト多重変換回路 |