JPS6320775A - デイジタル信号記録装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号記録装置に係り、特にＮ　ＲＺ
　Ｉ　（Ｎｏｎ　Ｒｅｔｕｒｎ　ｔｏ　Ｚｅｒｏ　Ｉｎ
ｖｅｒｔｅｄ）信号を記録媒体に記録する装置に関する
。

従来の技術 記録媒体にディジタル信号を記録し、再生するシステム
においては、ディジタル信号の直流成分はできるだけ少
ない方が望ましいことが知られている。

すなわち、ディジタル信号をオシロスコープの垂直軸に
加え、その水平軸をクロックに同期させると、オシロス
コープにアイパターンが表示されるが、そのアイパター
ンは単位時間当りのディジタル信号の°１″のレベルと
“Ｑ゛′のレベルの各個数が同程度であれば第８図（Ａ
）に示す如くになり、直流成分が殆どな（信号伝送時の
ＧＮＤに対して路上上対称となり、ディジタル信号のス
レッシュホールドレベルに対して十分なマージンがとれ
る。

これに対し、ディジタル信号の“１″のレベルと“０″
のレベルのうち“１”のレベルが多いときのアイパター
ンは第８図（Ｂ）に示す如くになり、また“０”のレベ
ルが多いときのアイパターンは第８図（Ｃ）に示す如く
になり、いずれの場合も直流成分が生じ、信号伝送時の
ＧＮＤに対して下又は上方向にずれ、十分なマージンが
とれなくなるため、ノイズに対してエラーを生ずる確率
が高くなる。

従って、従来よりディジタル信号を記録媒体に記録し再
生する場合には、直流成分が無いように、又は極めて少
なくなるような変調方式でディジタル信号を変調してか
ら記録媒体に記録していた。

発明が解決しようとする問題点 ここで、従来の変調方式の一つとしてＮＲＺ　Ｉが知ら
れているが、それにより得られたディジタル信号、すな
わちＮＲＺＩ信号はデータが“ＯＮのときは無反転で直
前のレベルを保持し、１”のときはビット周期の中央で
反転する信号である。

しかし、このＮＲＺ　！信号は０”が続くと反転間隔が
極めて長くなり、直流成分を有してしまうという問題点
があった。

そこで、本発明はマージングビットを１ビツト追加する
ことにより、ＮＲＺ　１信号の直流成分をυ１！２Ｉｌ
シ、上記の問題点を解決したディジタル信号記録装置を
提供することを目的とする。

問題点を解決するための手段 本発明のディジタル信号記録装置は、入力された複数ビ
ットのデータを含むディジタル信号１ブロックのＤＳＶ
　（ディジタル・サム・バリュー：Ｄｉｇｉｔａｌ　Ｓ
ｕｍ　Ｖａｌｕｅ）を演算する第１の演算手段と、少な
くとも複数ビットのデータを一定期間遅延する遅延回路
と、出力端子より今までに出力されたディジタル信号の
ＤＳＶの積算値を演算する第２の演算手段と、第１及び
第２の演算手段の両演算出力を比較し前記出力端子へ新
たに出力される記録用ディジタル信号を含めた出力ディ
ジタル信号の積算ＤＳＶの絶対値が最小となるように１
ビツトの判定信号を出力するＤＳＶ判定回路と、遅延回
路より取り出された複数ビットの遅延データを判定信号
の値に応じた極性とすると共に遅延データの前に判定信
号をマージングビットとして付加した所定フォーマット
のディジタル信号をＮＲＺｌ信号の形態の前記新たに出
力される記録用ディジタル信号として前記出力端子へ出
力する付加手段とから構成したものである。

作用 複数ビットの入力データを含む１ブロックのディジタル
信号は第１の演算手段によりそのＤＳＶが演算算出され
る。一方、それまでに出力されたディジタル信号のＤＳ
Ｖの積算値が第２の演算手段により演算算出されである
。これら両演算手段の演算出力はＤＳＶ判定回路により
判定され、ここでこれから出力される新たなディジタル
信号のＤＳＶを含めた出力ディジタル信号の積算ＤＳＶ
の絶対値が最小となるように１ビツトの判定信号が出力
され、付加手段により遅延回路よりの複数ビットの遅延
データの前側にマージングビットとして付加される。

上記の付加手段は上記判定信号の値に応じて上記遅延デ
ータの極性を制御しており、これによりＮＲＺ　Ｉ信号
の形態の記録用ディジタル信号のＤＳＶを含めた今まで
の出力記録用ディジタル信号のＤＳＶの絶対値が最小と
される。

すなわち、ＮＲＺ信号は第７図（Ａ）に示す如く、その
波形の下側に示すデータの値が“１”のときハイレベル
で、′Ｏ”のときローレベルの信号であるのに対し、Ｎ
ＲＺＩ信号はデータの値が“１”のときそのビット周期
の中央で反転し、“Ｏ”のときはその直前のレベルを保
持された信号である。

従って、伝送しようとするデータのＮＲＺ　Ｉ信号の先
頭に１ビツトを新たに付加し、この１ビツトの値が０″
のときはＮＲＺ　Ｉ信号は第７図＜８）に示す如くにな
り、この１ビツトの値が“１パのときはＮＲＺＩ信号は
同図（Ｃ）に示す如く、同図（Ｂ）に示したＮＲＺ　Ｉ
信号と逆極性となる。すなわち、第７図（Ｂ）、（Ｃ）
の伝送しようとする各データは波形の下部の数値で示す
如く夫々同一であり、先頭の１ビツトの丸の中の数値の
データのみを変えるだけでそれ以降のＮＲＺｌ信号の極
性が反転する。このことは、上記先頭の１ビツトをマー
ジングビットとして付加し、その値を選定することによ
り、伝送しようとするデータの値は変えないで伝送ディ
ジタル信号のＤＳＶの値だけを制御することができるこ
とを意味する。

そこで、本発明は出力ＮＲＺ　Ｉ信号の［）ＳＶの絶対
値が最小となるように、上記マージングビットの値を選
定して出力し、これを記録媒体に記録させる構成とした
ものである。

実施例 第１図は本発明装置の第１実施例のブロック系統図を示
す。同図中、入力端子１にシリアルに入来した第２図（
Ａ）に示す如きディジタルデータはＮＲＺ信号の形態で
入力信号変換回路２に供給される一方、ブロック遅延回
路３に供給され、ここで１ブロック期間遅延されると共
にＮＲＺ　１信号に変換される。１ブロック中には例え
ば４５６ビツト（５７バイト）のディジタルデータが含
まれ、ディジタルデータは後述する１１ビツトの同期信
号と後述する１ビツトのマージングビットと共に１ブロ
ックを構成し、ブロック単位で時系列的に伝送される。

第３図及び第４図は夫々１ブロックの信号フォーマット
の各個を示す。第３図に示す１ブロックの信号は１１ビ
ツト固定パターンのＮＲＺ　Ｉの同期信号の先頭に１ビ
ツトのマージングビットＭが付加されると共に、同期信
号の後にデータｎビット（例えば４５６ビツト）が付加
された信号フォーマットとされである。第３図に示す１
ブロックの信号はすべてＮＲＺ　１信号の形態とされて
伝送される。

第４図に示す１ブロックの信号は先頭の位置に１１ビツ
トの固定パターンのＮＲＺの同期信号が配置され、引続
いて１ビツトのマージングビットＭ及びｎビット（例え
ば４５６ビツト）のデータが順次時系列的に合成されて
なる。この信号フォーマットの１ブロックの信号中、同
期信号はＮＲＺ信号であり、マージングビットＭとデー
タとはＮＲＺＩ信号である。なお、第３図及び第４図中
、データ中には情報データの他に誤り検査符号、誤り訂
正符号、識別信号が含まれていてもよい。

入力信号変換回路２は後述するＤ　Ｓ　Ｖ　（Ｄｉｇｉ
ｔａｌＳｕｍ　Ｖａｌｕｅ）のｉｆＪ算のために、第２
図（Ｂ）に示すクロックパルスＣＫＩに同期して入力デ
ータが“ＯＩ＋のとき“−１′°、入力データが“１”
のとき“＋１″なる値の第２図（Ｃ）に示す如きデータ
を出力する。ここで、１ブロック中のディジタルデータ
は前記したように４４８ビツトであるから、１ブロック
中のディジタルデータのＤＳＶの最大値は＋４４８（デ
ータがオール゛１″のとき）、最小値は−４４８（デー
タがオール“０″のとき）である。

更に、同期信号は例えばｒ　１１１０１１０１０００Ｊ
なる１１ビツト固定パターンのＮＲＺ信号であり、その
ＤＳＶは＋１となるから、これを考慮に入れると１ブロ
ックのＤＳＶは最大値で＋４４９、最小値で−４４７と
なる。以上のことから１ブロック単位のＤＳＶの演算に
はサインビットを含めて１０ビツトが必要となる。従っ
て、入力信号変換回路２はその入力データが“Ｏ”のと
き２の補数表示の場合「１１１１１１１１１１Ｊなる１
０ビツトの“−１″を示すデータを並列に出力し、また
入力データが“１″のときは２の補数表示で「００００
０００００１　Ｊなる１０ビツトの“＋１”を示すデー
タを並列に出力する。

この入力信号変換回路２より取り出された１０ビツトの
並列データは加算器４を通してブロックＤＳＶレジスタ
５に供給され、ここで第２図（Ｅ）に示すクロックパル
スＣＫ２に同期して保持されると共に、第２図（Ｄ）に
示す如き保持データが加算器４及び６並びに後述するＤ
ＳＶ判定回路１０に夫々供給される。従って、加算器４
及びブロックＤＳＶレジスタ５により、ブロックＤＳＶ
レジスタ５には入力端子１よりの入力ディジタルデータ
のＤＳＶがＷｉ算されていき、４５６ビツトのディジタ
ルデータが入力され終るとブロックＤＳＶレジスタ５は
固定パターンの同期信号のＤＳＶを示す所定値にプリセ
ットされる構成とされている。なお、ブロックＤＳＶレ
ジスタ５はブロックのビット数に応じたビット数を有す
る。

ＤＳＶ判定回路１０はこのブロックＤＳＶレジスタ５よ
りの１ブロックのＤＳＶの値を示すデータ（これをｒｏ
ｓｖ信号」というものとする）を第２図（Ｆ）に示す１
ブロック周期のクロックパルスＣＫ３により取り込む。

すなわちＤＳＶ判定回路１０は入力ディジタルデータを
含む１ブロック全体のＤＳＶの値を示す第１のＤＳＶ信
号を取り込むと共に、後述するＤＳＶレジスタ９よりの
第２のＤＳＶ信号とこの第１のＤＳＶ信号とを比較し、
両者の値が同極性ならばその出力信号の値を“１″とし
、異極性ならばその出力信号の値を“０”とする。

すなわち、後述する如く、ＤＳＶレジスタ９からの第２
のＤＳＶ信号は現ブロックより以前の各ブロックのＤＳ
Ｖ信号の値が最小となるようにされたＤＳＶの積算値（
それ以前に出力端子１３より出力された全ブロック信号
のＤＳＶの積算値）を示しており、上記第１のＤＳＶ信
号は現ブロックのＤＳＶを示しているから、両者が同極
性であるということは現ブロックのディジタルデータが
それ以前のブロックと同じ“１”又は“Ｏ”の数が多い
状態にあることを意味するので、その状態を緩和するべ
くＤＳＶ判定回路１０の出力ＤＳＶ判定信号の値が“１
″とされ、他方、両者が異極性であるということは現ブ
ロックのディジタルデータがそれ以前のブロックと異な
るレベルの数が多い状態にあることを意味するので、そ
の状態を保持するべく上記ＤＳＶ判定信号の値が“０″
とされるのである。

ブロックＤＳＶ変換回路７は加算器６からのブロックＤ
ＳＶレジスタ５の出力信号（これをＢＴＩとする）とＤ
ＳＶ判定回路１０の出力信号との加算信号が供給され、
第２図（Ｈ）に示すクロックパルスＣＫ４に同期して、
ＤＳＶ判定回路１０よりの第２図（Ｇ）に示すＤＳＶ判
定信号の値が“０”のときは信号８Ｔｌのまま通過させ
、他方、ＤＳＶ判定信号の値が“１″のときは信号ＢＴ
ＩとＤＳＶ判定信号「１」との加算値の信号を反転して
出力する構成とされている。ＤＳＶ判定信号の値が゛１
パのときは信号付加回路１１の出力ディジタル信号のデ
ィジタルデータの極性が反転されて出力されるからであ
る。

加算器８及びＤＳＶレジスタ９よりなる回路はこのブロ
ックＤＳＶ変換回路７よりの第２図（１）に示す信号の
値を、第２図（Ｊ）に示すクロックパルスＣＫ５に同期
して積障し、その積口埴が記録開始時にリセットされた
ＤＳＶレジスタ９に保持される。従って、ＤＳＶレジス
タ９からは第２図（Ｋ）に示す如きタイミングで、現在
入力端子１に入力中のディジタルデータの現ブロックよ
り以前の記録開始以降の各ブロックのＤＳＶ信号の値が
最小となるように補正された後のＤＳＶの積算値（すな
わち、出力端子１３の今までの出力ディジタル信号のＤ
ＳＶの積算値）を示す信号が取り出され、加算器８及び
ＤＳＶ判定回路１０に夫々供給される。

ＤＳＶ判定回路１０は前記したように前記第１及び第２
のＤＳＶ信号を比較することにより、全日新たに出力さ
れるディジタル信号を含めた出力ディジタル信号の積Ｅ
［ＤＳＶの絶対値が最小となるよう１ビツトのマージン
グビットを発生出力する回路であるが、この判定動作に
ついて更に詳細に説明する。ＤＳＶ判定回路１０はブロ
ックＤＳＶレジスタ５よりの第１のＤＳＶ信号と、ＤＳ
Ｖレジスタ９よりの第２のＤＳＶ信号とが共に２の補数
表示により表わされたディジタル信号であるものとする
と、サインビットであるそれらのＭＳＢの値同士を比較
し、その比較結果に基づいて１ビツトのＤＳＶ判定信号
をマージングビットとして出力する。ここで、上記第１
のＤＳＶ信号が示すブロックＤＳＶの極性（値）と第２
のＤＳＶ信号が示す積口ＤＳＶの極性（値）とＤＳＶ判
定信号の値とをまとめると次表に示す如くになる。

表　　　　１ 表１かられかるように、ブロックＤＳＶと積算ＤＳＶの
各極性が同一の場合は判定信号の値が“１″となり、各
極性が異なるときは判定信号の値が“ＯＩ＋となる。ま
た、ブロックＤＳＶと積算ＤＳＶのいずれか一方が“０
”のときは判定信号の値は“１″又は“Ｏ”とされる。

また、第１及び第２のＤＳＶ信号がオフセットバイナリ
である場合も、ＤＳＶ判定回路１０は両ＤＳＶ信号のＭ
ＳＢ同モを比較し、次表に基づいて判定信号を出力する
。

表　　　２ オフセットバイナリの場合はＭＳＢが“１′°のときは
データに“１”の数が多く（正のＤＳＶ）、“０”のと
きはデータに“Ｏ″の数が多い（負のＤＳＶ）こと示す
。

このようにして得られた１ビツトのＤＳＶ判定信号は加
算器６に供給されると共に、ブロックＤＳＶ変換回路７
及び極性制御回路１２に夫々制御信号として供給され、
その値が“０”のときは反転動作を行なわず、“１”の
ときにその各入力信号の極性を反転せしめる。更に上記
のＤＳＶ判定信号は信号付加回路１１に前記マージング
ビットとして供給される。

信号付加回路１１は既知の１１ビツト固定パターンの同
期信号を発生し、例えばこの同期信号（これはＮＲＺ信
号である）の次に１ビツトのマージングビットを付加す
るよう選択出力し、更にその後に例えば２人力排他的論
理和回路で構成される極性制御回路１２よりのディジタ
ルデータを付加してなる第４図に示ず如き信号フォーマ
ットの信号を１ブロック単位で出力端子１３へ出力する
。ここで、信号付加回路１１においてその直前にマージ
ングビットを付加されるディジタルデータは、マージン
グビットの値が“０″のときはブロック遅延回路３の出
力ディジタルデータと同一極性のＮＲＺ　Ｉ信号であり
、一方、マージングビットの値が“１″のときはブロッ
ク遅延回路３の出力ディジタルデータを極性制御回路１
２で極性反転されたＮＲＺ　Ｉ信号であるが、これは第
７図（Ｂ）、（Ｃ）と共に説明したように、“１”のマ
ージングビットを付加されることにより、ブロック遅延
回路３の出力ディジタルデータと同一のデータを示し、
またＤＳＶの絶対値が同一でＤＳＶの極性が異なるだけ
である。

また、上記のマージングビットはその直前の同期信号（
冗長ビット）やその直後のディジタルデータを有する１
ブロックの信号を含めた今までの出力ディジタル信号全
ブロックのＤＳＶの絶対値を最小とする値に選定されて
いることは前記した通りである。

第２図（Ｌ）は信号付加回路１１より出力端子１３へ出
力される記録用ディジタル信号を示し、ＤＳＶＴＩは前
記１ビツトのマージングビットを示す。ここで、この記
録用ディジタル信号が例えばオーディオ信号をパルス符
号変調後ＮＲＺＩ変調されたディジタルデータを含むデ
ィジタル信号であり、これを更に周波数変調して得た被
変調ディジタル信号をベースバンドの映像信号に周波数
分割多重して記録媒体に記録するような場合は、１ブロ
ックのディジタル信号４６８ビツトは垂直同期信号と重
複しないよう、１フイールドＪｌ１１聞よりも若干短い
期間で伝送される。

なお、信号付加回路１１の構成によっては第３図に示し
た信号フォーマットのブロックの信号単位でディジタル
信号を出力端子１３へ出力することもできる。この場合
は入力端子１には同期信号とディジタルデータとマージ
ングビットとして例えば０”なる値の１ビツトが付加さ
れた第３図に示す如きフォーマットのディジタル信号が
入力され、レジスタ５は１ブロック毎に０゛°にリセッ
トされる。

次に本発明装置の第２実施例につき説明する。

第５図は本発明装置の第２実施例のブロック系統図を示
す。同図中、第１図と同一構成部分には同一符号を付し
、その説明を省略する。第５図において、入力端子１５
にシリアルに入来した第３図及び第６図（Ａ）に示す如
き信号フォーマットのディジタル信号はＮＲＺ信号であ
り、ＮＲＺ　Ｉ変換回路１６によりＮＲＺＩ信号に変換
された後アップダウンクロック変換回路１ア及びブロッ
ク遅延回路１８に夫々シリアルに供給される。なお、同
期信号の直前の１ビツトは後述する如くマージングビッ
トを付加されるが、入力時には予め゛０°′の値とされ
て入力される。

アップダウンクロック変換回路１７はＮＲＺ　１変換回
路１６．後述のブロック遅延回路１８及び信号付加回路
２２と共に、入力端子２１より第６図（Ｂ）に示す如き
メインクロックパルスが印加されており、これに位相同
期してＮＲＺ　Ｉ変換回路１６よりの入力ディジタル信
号を第６図（Ｃ）に示す如く取り込み、そのデータが“
１′°のときにのみ負極性の第６図（Ｄ）に示す如き第
１のパルスを発生すると共に、入力ディジタルデータを
位相反転して第６図（Ｅ）に示す如く取り込み、そのデ
ータが゛１″のときにのみ負極性の第６図（Ｆ）に示す
如き第２のパルスを発生する。

アップダウンカウンタ１９は上記第１のパルスを加算計
数し、上記第２のパルスを減算計数する。

ここで、上記の第１のパルスは入力ディジタルデータの
“１″のビットに対応して発生され、かつ、上記の第２
のパルスは入力ディジタルデータの＋ｈ　ＯＴ＋のビッ
トに対応して発生されるので、１ブロック分のディジタ
ルデータ入力後のアップダウンカウンタ１９の計数値は
、その１ブロックのディジタル信号のＯＩＴとパ１′の
個数の差に応じた値と極性を示し、その１ブロックのＤ
ＳＶを示す。このアップダウンカウンタ１つは第６図（
Ｈ）に示すクロックパルスＣＫＢにより１ブロック周期
で所定値にプリセット（クリア）される。

なお、アップダウンクロック変換回路１７とアップダウ
ンカウンタ１９とよりなる回路部は、第９図に示す如く
アップダウン変換回路２５及びアップダウンカウンタ２
６より構成してもよい。ここで、アップダウンカウンタ
２６はクロック端子とカウントアツプ／カウントダウン
切換え信号入力端子（Ｕ　／　Ｄ　端子）とを有し、ｔ
Ｊ／Ｄ端子がハイレベルのときクロック端子の入力クロ
ックを加算計数し、ローレベルのとき入力クロックを減
算計数する構成とされている。

一方、アップダウン変換回路２５は入力ＮＲＺＩ信号の
値が１″のときハイレベル、′○”のときローレベルと
なる信号を生成してこれをアップダウンカウンタ２６の
Ｕ／ＤＧ子に供給すると共に、第６図（Ｂ）に示す如き
タイミングのクロックパルスをアップダウンカウンタ２
６のクロック端子に供給する。このような構成によって
も、アップダウンカウンタ２６の計数値はＤＳＶを示す
ことができる。

ブロックＤＳＶレジスタ２０は第６図（Ｇ）に示す１ブ
ロック周期のラッチパルスＣＫＡに同期してアップダウ
ンカウンタ１９の出力計数値、すなわちマージング・ビ
ットを含む１ブロック分のディジタル信号のＤＳＶを示
す値を記憶保持する。

ブロックＤＳＶレジスタ２０の出力信号は入力ディジタ
ル信号１ブロック分のＤＳＶを示す値として加算器６及
びＤＳＶ判定回路１０に夫々供給される。

加算器６．ブロックＤＳＶ変換回路７．加算器８、ＤＳ
Ｖレジスタ９及びＯＳＶ判定回路１０よりなる回路によ
り、前記第１実施例と同様にして今回のブロック信号を
含めて今までのディジタル信号のＤＳＶの絶対値が最小
となるように値が選定された１ビツトのＤＳＶ判定信号
が発生出力される。なお、第６図（Ｉ）に示すラッチパ
ルスＣＫＣはＤＳＶレジスタ９に供給される。また、レ
ジスタ５及び９の入力ディジタル信号がオフセットバイ
ナリの場合、レジスタ５及び９のビット数をａとすると
き、それらの初期値は各々２ａ−１に設定される。

ブロック遅延回路１８は入力ＮＲＺ　Ｉ信号を第６図（
Ｂ）に示したメインクロックパルスに基づいて１ブロッ
ク伝送期間遅延し、その遅延ＮＲＺＩ信号を極性制御回
路１２へ出力する。以下、第１実施例と同様の動作によ
り、信号付加回路２２において同期信号の直前の１ビツ
トにＤＳＶ判定回路１０よりのマージングビットが付加
された後出力端子１３へ第６図（Ａ）に示す如き信号フ
ォーマットと同様の信号フォーマットのディジタル信号
（ＮＲＺ　Ｉ信号）が出力される。

なお、本実施例においても、信号付加回路２２はＮＲＺ
信号の同期信号を発生する回路構成とし、第４図に示す
如き信号フォーマットのディジタル信号を発生土ノｊす
るようにすることもできることは勿論である。この場合
、アップダウンカウンタ１９は同期信号のＤＳＶを示す
値に１ブロック毎にプリセットされる。

発明の効果 上述の如く、本発明によれば、出力端子へ出力される記
録用ディジタル信号の積算ＤＳＶの絶対値が最小となる
ように、各ブロック中に付加したマージングビットの値
を選定して出力するようにしたので、記録媒体に記録さ
れる記録用ディジタル信号（ＮＲＺＩ信号）の直流成分
を従来に比し大幅に低減することができ、よって記録媒
体から再生されたＮＲＺＩ信号のスレッシュホールドレ
ベルに対して十分なマージンがとれることになり、ノイ
ズに対してエラーを生ずる確率が極めて低くなり、また
信号復調時にＤＣ結合の必要がなくなり、検波を容易に
行なうことができる等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明装置の第１実施例を示すブロック系統図
、第２図は第１図図示ブロック系統の動作説明用タイム
チャート、第３図及び第４図は本発明装置により出力さ
れる記録用ディジタル信号の１ブロックの信号フォーマ
ットの各個を示す図、第５図は本発明装置の第２実施例
を示すブロック系統図、第６図は第１図図示ブロック系
統の動作説明用タイムチャート、第７図はＮＲＺ信号と
ＮＲＺＩ信号の各波形、を示す図、第８図は再生ディジ
タル信号の直流成分に応じた各アイパターンを示す図、
第９図は第５図図示ブロック系統の要部の変形例を示す
ブロック系統図である。 １・・・ディジタルデータ入力端子、２・・・入力信号
変換回路、３．１８・・・ブロック遅延回路、４，６゜
８・−・加算器、５，２０・・・ブロックＤＳＶレジス
タ、９・・・ＤＳＶレジスタ、１０・・・Ｄ　Ｓ　Ｖ　
ｉｌｌｌｌ定路回路１．２２・・・信号付加回路、１２
・・・極性制御回路、１５・・・ディジタル信号入力端
子、１６・・・ＮＲＺ　Ｉ変換回路、１７・・・アップ
ダウンクロック変換回路、１９．２６・・・アップダウ
ンカウンタ、２５・・・アップダウン変換回路。 特許出願人　日本ビクター株式会社 第５図

Claims (3)

【特許請求の範囲】
1. （１）複数ビットのデータがＮＲＺＩ信号の形態で同期
   信号と共にブロック単位で時系列的に合成されてなるデ
   ィジタル信号を記録媒体に記録する装置において、 入力された複数ビットのデータを含むディジタル信号１
   ブロックのＤＳＶ（ディジタル・サム・バリュー）を演
   算算出する第１の演算手段と、 少なくとも前記複数ビットのデータを一定期間遅延する
   遅延回路と、 出力端子より今までに出力されたディジタル信号のＤＳ
   Ｖの積算値を演算する第２の演算手段と、 該第１及び第２の演算手段の両演算出力を比較し該出力
   端子へ新たに出力される記録用ディジタル信号を含めた
   出力ディジタル信号の積算ＤＳＶの絶対値が最小となる
   ように１ビットの判定信号を出力するＤＳＶ判定回路と
   、 該遅延回路より取り出された複数ビットの遅延データを
   該ＤＳＶ判定回路の出力判定信号の値に応じた極性とす
   ると共に該遅延データの前に該判定信号をマージングビ
   ットとして付加した所定フォーマットのディジタル信号
   をＮＲＺＩ信号の形態の前記新たに出力される記録用デ
   ィジタル信号として前記出力端子へ出力する付加手段と
   よりなることを特徴とするディジタル信号記録装置。
2. （２）該付加手段は、該記録用ディジタル信号の１ブロ
   ックが該マージングビット、同期信号及び該複数ビット
   のデータの順で時系列的に合成されてなる信号フォーマ
   ットとし、各ブロックがＮＲＺＩ信号である記録用ディ
   ジタル信号を出力することを特徴とする特許請求の範囲
   第１項記載のディジタル信号記録装置。
3. （３）該付加手段は、該記録用ディジタル信号の１ブロ
   ックが周期信号、該マージングビット及び該複数ビット
   のデータの順で時系列的に合成されてなる信号フォーマ
   ットとし、１ブロックのうち同期信号がＮＲＺ信号で、
   該マージングビツト及び該複数ビットのデータがＮＲＺ
   Ｉ信号である記録用ディジタル信号を出力することを特
   徴とする特許請求の範囲第１項記載のディジタル信号記
   録装置。