JPS63209237A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS63209237A JPS63209237A JP62041961A JP4196187A JPS63209237A JP S63209237 A JPS63209237 A JP S63209237A JP 62041961 A JP62041961 A JP 62041961A JP 4196187 A JP4196187 A JP 4196187A JP S63209237 A JPS63209237 A JP S63209237A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- bit
- converting
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Compression Or Coding Systems Of Tv Signals (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、エラー訂正可能な２値化されたデータをテレ
ビ映像信号の水平走査期間を用いて伝送２、、、−７ する装置に関するものである。
ビ映像信号の水平走査期間を用いて伝送２、、、−７ する装置に関するものである。
従来の技術
従来のデータ伝送装置は、エラー訂正可能コードをンフ
トウエア等により発生させ、エラー訂正可能コードを含
めて送出バッファメモリーに記憶させていた。
トウエア等により発生させ、エラー訂正可能コードを含
めて送出バッファメモリーに記憶させていた。
発明が解決しようとする問題点
このような従来の方法では、例えば４ビツトのデータの
記憶に８ビツトを必要とし、さらに変換時間のために処
理速度が低下する欠点があった。
記憶に８ビツトを必要とし、さらに変換時間のために処
理速度が低下する欠点があった。
問題点を解決するための手段
本発明は上記問題点を解決するため、エラー訂正可能コ
ード付加回路を設け、処理の高速化を図る為に時間軸変
換部を設はエラー訂正可能コードを付加したデータを送
出タイミングに合わせて時間軸変換した後に、ビット同
期の為のクロックやフレーム同期信号等を付加し、送出
すべきデータを発生させるものである。
ード付加回路を設け、処理の高速化を図る為に時間軸変
換部を設はエラー訂正可能コードを付加したデータを送
出タイミングに合わせて時間軸変換した後に、ビット同
期の為のクロックやフレーム同期信号等を付加し、送出
すべきデータを発生させるものである。
作用
本発明は上記した構成により、記憶用メモリを軽減し、
さらに、エラー訂正可能コードを送出する時に変換回路
により付加することにより、効率の良いデータ送出装置
を提供するものである。
さらに、エラー訂正可能コードを送出する時に変換回路
により付加することにより、効率の良いデータ送出装置
を提供するものである。
実施例
第１図は本発明のデータ伝送装置の一実施例を示すブロ
ック図である。本実施例では４ビツト長のデータに訂正
可能コードを付加して８ビツト長とした場合について説
明する。
ック図である。本実施例では４ビツト長のデータに訂正
可能コードを付加して８ビツト長とした場合について説
明する。
第１図において、１はビット毎の同期の為のクロック発
生回路、２は８ビツト毎の同期の為のフレーム同期発生
回路、３は送出データの記憶部、４は８ビツトのデータ
を４ビツト毎に分割する分割回路、５は４ビツト毎の送
出データを８ビツトの訂正コード付きデータに変換する
訂正可能コード付加部、６は時間軸伸長後にパラレル／
シリアル変換する時間軸変換回路、７はクロック信号と
フレーム同期信号と訂正可能コードを付加された後にシ
リアル信号に変換された信号を合成する合成回路、８は
切替タイミング信号発生回路、９はテレビ同期信号およ
び送出用のクロックを発生する同期信号発生回路、１０
は波形整形回路、１１は複合同期信号、１２は出力端子
をそれぞれ示している。
生回路、２は８ビツト毎の同期の為のフレーム同期発生
回路、３は送出データの記憶部、４は８ビツトのデータ
を４ビツト毎に分割する分割回路、５は４ビツト毎の送
出データを８ビツトの訂正コード付きデータに変換する
訂正可能コード付加部、６は時間軸伸長後にパラレル／
シリアル変換する時間軸変換回路、７はクロック信号と
フレーム同期信号と訂正可能コードを付加された後にシ
リアル信号に変換された信号を合成する合成回路、８は
切替タイミング信号発生回路、９はテレビ同期信号およ
び送出用のクロックを発生する同期信号発生回路、１０
は波形整形回路、１１は複合同期信号、１２は出力端子
をそれぞれ示している。
第２図は本発明の詳細な説明するために、各部の信号及
びタイミングを示す。同図において、（ｉａ）はピッｌ
の同期の為のクロック信号、（′ｂ）は８ビツト毎の同
期の為のフレーム同期信号、（Ｃ）は送出データの記憶
部３からの８ビツト長列の出力信号、（ｄ）は４ビツト
毎に分割された信号、（ｅｌ）は８ビツトの訂正コード
付きデータに変換された信号、（ｆ′）はパラレル／シ
リアル変換された信号、（ｇ）は波形整形された信号を
それぞれ示している。
びタイミングを示す。同図において、（ｉａ）はピッｌ
の同期の為のクロック信号、（′ｂ）は８ビツト毎の同
期の為のフレーム同期信号、（Ｃ）は送出データの記憶
部３からの８ビツト長列の出力信号、（ｄ）は４ビツト
毎に分割された信号、（ｅｌ）は８ビツトの訂正コード
付きデータに変換された信号、（ｆ′）はパラレル／シ
リアル変換された信号、（ｇ）は波形整形された信号を
それぞれ示している。
第１図において、クロック発生回路１がらの出力と、フ
レーム同期発生回路２のフレーム同期信号（ｂ）は加工
をせずにそのままのデータとして合成回路７にｍえられ
る。送出データ記憶部３がらのデータは分割回路４で４
ビツト毎の信号に分割する。第２図（Ｃ）に示すように
送出データ用メモリからはｂ８〜ｂ１としてパラレルで
出力される。この分ＷＵ回路４ではｂ８〜ｂ５を１つの
ブロックとしｂ４〜ｂ１を次のブロックとして分割し次
の訂正可能コード付加部５へ出力する。この時分割によ
り出力期間は半分（伝送速度は２倍）となる。
レーム同期発生回路２のフレーム同期信号（ｂ）は加工
をせずにそのままのデータとして合成回路７にｍえられ
る。送出データ記憶部３がらのデータは分割回路４で４
ビツト毎の信号に分割する。第２図（Ｃ）に示すように
送出データ用メモリからはｂ８〜ｂ１としてパラレルで
出力される。この分ＷＵ回路４ではｂ８〜ｂ５を１つの
ブロックとしｂ４〜ｂ１を次のブロックとして分割し次
の訂正可能コード付加部５へ出力する。この時分割によ
り出力期間は半分（伝送速度は２倍）となる。
次の訂正可能コード付加部５ではｂ８〜ｂ５あるいはｂ
４〜ｂ１の４ビツトデータはｄ８〜ｄ１の８ビツトのエ
ラー訂正可能コードに変換し、時間軸変換回路６によシ
時間軸変換と同時にパラレル／シリアル変換を行い、ｄ
１′〜ｄ８′の順にクロック等と同一の伝送速度として
出力して合成回路７にｍえる。
４〜ｂ１の４ビツトデータはｄ８〜ｄ１の８ビツトのエ
ラー訂正可能コードに変換し、時間軸変換回路６によシ
時間軸変換と同時にパラレル／シリアル変換を行い、ｄ
１′〜ｄ８′の順にクロック等と同一の伝送速度として
出力して合成回路７にｍえる。
これら３種類の信号はタイミング切替信号発生回路８か
らの信号により切替られる。こうして得られた信号は、
複合同期信号１１とともに波形整形回路１０に加えて高
調波成分を除去して出力端子１２から出力する。同期信
号発生回路９では、テレビの水平同期信号、垂直同期信
号、複合同期信号、データ送出用のクロック等を発生さ
せる。
らの信号により切替られる。こうして得られた信号は、
複合同期信号１１とともに波形整形回路１０に加えて高
調波成分を除去して出力端子１２から出力する。同期信
号発生回路９では、テレビの水平同期信号、垂直同期信
号、複合同期信号、データ送出用のクロック等を発生さ
せる。
なお上記実施例においては８ビツトの場合について説明
したが、他のビット単位でも同様である。
したが、他のビット単位でも同様である。
発明の効果
以上のように、本発明によれば、きわめて簡易な回路構
成で、効率良くエラー訂正可能コードを付加した信号を
発生させることができ、すなわち、エラー訂正可能コー
ドを付加しても送出データ記憶部の記憶容量を低下させ
ると同時に変換時間を短縮することができる。
成で、効率良くエラー訂正可能コードを付加した信号を
発生させることができ、すなわち、エラー訂正可能コー
ドを付加しても送出データ記憶部の記憶容量を低下させ
ると同時に変換時間を短縮することができる。
第１図は本発明の一実施例における入力指示装置を示す
ブロック図、第２図は同装置の各部の信号あるいはタイ
ミングを示す図である。 １・・・・・・クロック発生回路、２・川・・フレーム
同期発生回路、３・・・・・・送出データ記憶部、４・
・・・・・分割回路、６・・・・・・エラー訂正可能コ
ード付加部、６・・・・・・時間軸変換回路、７・・・
・・・合成回路、８・・印・切替タイミング信号発生回
路、９・川・・同期信号発生回路、１ｏ・・・・・・波
形整形回路、１１・川・・複合同期信号、１２・・・・
・・出力端子、（＋Ｌ）・・・・・・クロック信号、（
′ｂ）・・・・・・フレーム同期信号、（Ｃ）・・・・
・・送出データ記憶部からのデータ、（（１）・・・・
・・４ビツト毎に分割されたデータ、（６）・・・・・
・エラー訂正可能コードが付加されたデータ、（ｆ）・
・・・・・パラレル／シリアル変換された信号、（ｇ）
・・・・・・複合同期信号を付加し、波形整形された送
出データ。
ブロック図、第２図は同装置の各部の信号あるいはタイ
ミングを示す図である。 １・・・・・・クロック発生回路、２・川・・フレーム
同期発生回路、３・・・・・・送出データ記憶部、４・
・・・・・分割回路、６・・・・・・エラー訂正可能コ
ード付加部、６・・・・・・時間軸変換回路、７・・・
・・・合成回路、８・・印・切替タイミング信号発生回
路、９・川・・同期信号発生回路、１ｏ・・・・・・波
形整形回路、１１・川・・複合同期信号、１２・・・・
・・出力端子、（＋Ｌ）・・・・・・クロック信号、（
′ｂ）・・・・・・フレーム同期信号、（Ｃ）・・・・
・・送出データ記憶部からのデータ、（（１）・・・・
・・４ビツト毎に分割されたデータ、（６）・・・・・
・エラー訂正可能コードが付加されたデータ、（ｆ）・
・・・・・パラレル／シリアル変換された信号、（ｇ）
・・・・・・複合同期信号を付加し、波形整形された送
出データ。
Claims (1)
- ビット同期を発生する手段と、Ｍビット毎の同期をとる
ためのフレーム同期を発生する手段と、記憶されている
Ｍビット毎のデータをＮビット毎のブロックに分割する
手段と、このＮビット長のデータをＬビット長のエラー
訂正可能コードを含むコードに変換する手段と、このＬ
ビット長のデータをバッファメモリに一時記憶し時間軸
を変換する手段を有し、Ｎビット毎に変換を行ってＬビ
ット長の信号として時間軸変換し、ビット同期信号とフ
レーム同期信号を付加し、テレビ映像信号の水平走査期
間に重畳して送出することを特徴とするデータ伝送装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041961A JPS63209237A (ja) | 1987-02-25 | 1987-02-25 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041961A JPS63209237A (ja) | 1987-02-25 | 1987-02-25 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63209237A true JPS63209237A (ja) | 1988-08-30 |
Family
ID=12622784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041961A Pending JPS63209237A (ja) | 1987-02-25 | 1987-02-25 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63209237A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02179089A (ja) * | 1988-12-28 | 1990-07-12 | Matsushita Electric Ind Co Ltd | テレビジョン信号送受信装置 |
| US7020163B2 (en) * | 1999-08-02 | 2006-03-28 | Fujitsu Limited | Frame communication system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5666942A (en) * | 1979-11-02 | 1981-06-05 | Nec Corp | Pcm communication control system |
| JPS5629552B2 (ja) * | 1977-02-18 | 1981-07-09 |
-
1987
- 1987-02-25 JP JP62041961A patent/JPS63209237A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629552B2 (ja) * | 1977-02-18 | 1981-07-09 | ||
| JPS5666942A (en) * | 1979-11-02 | 1981-06-05 | Nec Corp | Pcm communication control system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02179089A (ja) * | 1988-12-28 | 1990-07-12 | Matsushita Electric Ind Co Ltd | テレビジョン信号送受信装置 |
| US7020163B2 (en) * | 1999-08-02 | 2006-03-28 | Fujitsu Limited | Frame communication system |
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