JPS63214792A - トリガ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は各入力端子）（トリガ入力信号用のトリガ入力
端子に結合される第１と第２双安定素子との直列組合せ
回路を具えているトリガ回路であって、該トリガ回路に
は少なくとも１個の双安定素子に結合させるリリース信
号用のリリース入力端子及びトリガ出力信号用のトリガ
出力端子が設けられ、リリース信号が第１値をとる場合
には前記トリガ出力信号が第１安定状態をとり、かつリ
リース信号が第２値をとった後には前記トリガが出力信
号がトリガ入力信号により決定される第２安定状態をと
り、しかもトリガ入力信号が第１レベル以上となった後
に第１双安定素子の出力が第２安定状態をとる際に前記
トリガ出力信号が第２安定状態をとり、従ってトリガ入
力信号が第１レベルよりも低い第２レベル以下に降下し
た後に第２双安定素子の出力が第２安定状態をとるよう
にしたトリガ回路に関するものである。

斯種のトリガ回路は一般に周期的な信号から予定したレ
ベルで、しかも予定した瞬時にトリガ信号を発生させる
のに用いることができる。このようなトリガ回路は特に
、表示装置として陰極線管を具え、この表示装置によっ
て表示させる信号を動かさないで高周波信号まで作動さ
せることのできる（所謂「ジッター」のない像を表示で
きる）オシロスロープに用いるのが好適である。

このようなトリガ回路は西独国特許明細書第２２０８６
３６号から既知であり、これに開示されているトリガ回
路は特にオシロスコープ向けのものである。この従来回
路↓よ前述した直列接続の双安定素子を具えており、こ
れらの各双安定素子にトリガ入力端子を結合させている
。さらに従来のトリガ回は、例えばオシロスコープの時
間軸を発生させるのこぎり波発生器により駆動させるリ
リース入力端子を具えている。リリース入力端子におけ
るリリース信号が第１値で発生している間は、トリガ出
力は第１安定状態にある。リリース信号が第２値をとっ
ても、トリガ出力はこれに直ちに応答せず、トリガ出力
が応答するのは、トリガ入力信号が第１レベル以上とな
った後に第１双安定素子の出力が先ず第２安定状態とな
り、ついでトリガ入力信号が第２レベル以下に降下した
後に第２双安定素子の出力が第２安定状態となった後だ
けである。この最後に述べたような状態が発生する場合
にトリガ出力は第２安定状態となる０例えばトガ回路に
よって駆動させるのこぎり波発生器は、トリガ出力の第
１状態から第２状態への転換部にて始動させる。双安定
素子が例えば抵抗を経て帰還され、かつエミッタ結合の
トランジスタ論理素子から成るＯＲゲートにより構成さ
れるトリガ回路は高周波までは満足に作動するが、この
トリガ回路は極めて高い周波数では最早満足に作、動し
なくなる。その理由は、トリガ入力信号が第１レベル以
上となる瞬時の直前にリリース信号が第１値から第２値
へと進む場合に、第２双安定素子が実際には論理信号の
有限立上り時間のために同じ瞬時４にリリースされて、
この第２双安定素子の状態が変化する瞬時も前記リリー
ス信号が第１値から第２値へと進ε・瞬時と一致し、こ
れにより第２双安定素子がリリースされる瞬時に対して
トリガ出力の状態変化が発生する瞬時が不確定となるか
らである。さらに、トリガ回路のリリース後にトリガ出
力が第２状態をとる瞬時は、第１レベルと第２レベルと
の間のレベル差及びトリガ入力信号の振幅にかなり左右
される。そこで実際の場合には、トリガ入力信号の振幅
を例をば第１及び第２レベルに対して太き（するのがさ
らに望ましいが、このようにすると上述したような不確
定性がさらに増すことになる。

本発明の目的は従来回路におけるよりも遥かに高い周波
数でも、常に信号の縁部に現われる立上り時間／立下り
時間による前記不確定性が生じないトリガ回路を提供す
ることにある。

本発明は冒頭にて述べた種類のトリガ回路において、前
記直列組合せ回路が第３双安定素子を具え、該第３双安
定素子の入力端子を前記第２双安定素子の出力端子及び
前記トリガ入力端子にそれぞれ結合させ、前記第３双安
定素子の出力端子をトリガ回路の出力端子に結合させ、
前記第２双安定素子の出力が第２安定状態をとった後に
前記トリガ入力信号が第１レベル以上となる際に前記第
３双安定素子の出力が第２安定状態をとるようにしたこ
とを特徴とするトリガ回路にある。

このようにすれば、第２双安定素子のリリース瞬時と第
３双安定素子のリリース瞬時と間の時間差（この時間差
が不確定性を決定付ける）が所定の入力信号に対してほ
ぼ一定となり、しかもその時間差が前記レベル差及び／
又はトリガ信号の振幅にほぼ無関係となり、従って第２
双安定素子による第３双安定素子のリリース瞬時は、ト
リガ入力信号が第３双安定素子の状態を変化させること
のできる瞬時と一致することは有り得なくなるため、上
述したような不確定性が起こらなくなる。

双安定素子は既知の方法で、例えば抵抗を介しての帰還
を伴なう論理ＯＲゲート回路又はトンネルダオードによ
って構成することができる。従って、本発明トリガ回路
は標準の回路素子に基づいて構成することができる。さ
らに、論理ＯＲゲートはエミッ結合論理回路で構成する
ことができる０例えば、ＴＴＬ（）ランシスタートラン
ジスター論理）を用いることもできるが、エミッタ結合
論理（ＥＣＬ）の方がＴＴＬよりも動作速度が速く、従
ってトリガ回路を例えばＴＴＬの場合よりも高いトリガ
信号周波数にまで作動させることができるから、ＥＣＬ
を用いるのが有利である。

本発明の好適例では、前記第１双安定素子の第１入力端
子を差動増幅器の第１出力端子に結合させ、前記第２双
安定素子の°第１入力端子を前記差動増幅器の第２出力
端子に結合させ、かつリリース入力端子を前記第１及び
第２双安定素子の少なくとも一方の双安定素子の第２入
力端子に結合させ、トリガ入力端子を前記差動増幅器の
第１入力端子に結合させ、該゛差動増幅器の第２入力端
子を基準電圧接続用の入力端子に結合させ、前記第３双
安定素子の第１入力端子を仲の差動増幅の第１出力端子
に結合させ、該他の差動増幅器の第２出力端子を直流電
圧接続用の給電端子に結合させ、かつ前記トリガ入力端
子を前記他の差動増幅器の第１入力端子に結合させると
共に前記他の差動増幅器の第２入力端子を基準電圧接続
用の他の入力端子に結合させる。

従って、例えば抵抗を経ての帰還付きＯＣＲゲートとし
て構成され、かつ他の差動増幅器（これにもトリガ入力
信号が供給される）により駆動される第３双安定素子は
、この第３双安定素子が第２双安定素子によりリリース
された後にのみ第３双安定素子の出力を第１状態から第
２状態へと状態を変化し、これは作動につき既に述べた
ような利点を奏する。さらに、トリガ回路の内部構成は
トリガ入力信号が第１レベル以上となる際に第１−双安
定素子が第１レベルに応答し、ついでトリガ入力信号が
第２レベル以下になる際に第２双安定素子が第２レベル
に応答し、つぎにトリガ入力信号が第１レベル以上とな
る際に第３双安定素子が第１レベルに応答するようにす
る。なお、第１レベルは第２レベルよりも高く、またＢ
ＣＬの場合には第１レベルが例えば零電位に対して正の
電位を有し、しかも第２レベルが零電位に対して負の電
位を有するものとする。

本発明の他の好適例では、リリース入力端子を第３双安
定素子の第２入力端子に結合させる０例えば帰還付きの
ゲートとして構成した第３双安定素子にリリース信号が
直接作用する場合には、トリガ出力はリリース信号が第
１値をとる際に僅か１つのゲートによる遅延で第１レベ
ルへと進む。

例えば、リリース信号を帰還付きのゲートとじて構成し
た第１双安定素子にのみ結合させる場合には、トリガ出
力が第１状態をとる前に３つのゲートによる遅延時間を
必要とする。

以下図面につき本発明を説明する。

第１図は本発明によるトリガ回路１の原理を示す回路図
である。この回路は第１双安定素子２を具えており、こ
の素子の一方の入力端子５はトリガ入力端子６に結合さ
せる。第１双安定素子２の他方の入力端子７はリリース
入力端子８に結合させる。トリガ回路ｌは第１双安定素
子２と直列に接続される第２双安定素子４も具えており
、この第２双安定素子は第１双安定素子２の出力端子１
２に結合させる入力端子１１を有している。第２双安定
素子４はトリガ入力端子６に結合させる入力端子１３と
、破線にて示すようにリリース入力端子８に結合させる
ことのできる入力端子１５も有している。トリガ回路１
はさらに第２双安定素子４に直列に接続される第３双安
定素子１６も具えており、この第３双安定素子の入力端
子１７は第２双安定素子４の出力端子１４に結合させる
。第３双安定素子１６はトリガ入力端子６に結合させる
入力端子１９及びリリース入力端子８に結合させること
のできる入力端子２１を有している。トリガ回路１の出
力端子１０は第３双安定素子１６の出力端子２３に結合
させる。

第１図に示すトリガ回路の作動を第２図につきさらに詳
細に説明する。この第２図にはトリガ入力端子６に供給
するトリガ入力信号６′を第２レベル１２および！２と
共に、また双安定素子２゜４及び１６の出力信号を時間
ｔの関数として示しである。幾つかの瞬時をｔ１〜ｔ５
にて示しである。第１レベルε１は第２レベル１２より
も高く、これらのレベル１１と２２との間の差はヒステ
リシス効果に関連させることかできる。トリガ回路には
接地電圧を含む種々の供給電圧を供給するための給電端
子（図示せず）を設けるものとする。回路動作を説明す
るために、先ずトリガ入力信号６′は正弦波とし、しか
もこの正弦弦波トリガ入力信号６′がトリガ入力端子６
に供給され、また供給電圧が給電端子に供給されるもの
とする。他の接続線に関連する信号も同様に第１図の接
続線と同じ番号にプライム符号を付して示しである。な
お、初期状態においては、トリガ回路はリリースされて
いないで、リリース入力端子８に供給されるリリース信
号８゛は第１（！！ｖｌを有しており、しかも各双安定
素子の出力１２．１４及び１０は第１安定状態ｓ１にあ
るものとする。トリガ回路はリリース信号８′が第２値
ｖ２をとる場合にリリースされる。このトリガ回路のリ
リースは、本例の場合、瞬時を−ｔ１後で、しかも瞬時
ｔ−ｔ３以前で、トリガ入力信号６′が第１レベルｆｆ
１１以下に降下している際に起るものとする。信号６′
が第１レベル２１を通過する瞬時ｔ−ｔｌとｔ−ｔ２と
の間にてリリースが起ると、第１双安定素子２の出力の
状態が１−ｔ２にて変化し、この出力端子１２における
出力信号１２′が瞬時ｔ−ｔ２に第２安定状ａｓ２とな
る。

しかし、リリースがｔ−ｔ２とｔ　−ｔ３との間にて起
る場合には、出力信号１２′は直ちに第２安定状！Ｓ２
となる。出力信号１２′は、トリガ入力信号６゛が第１
レベル１１以上となるまでは第１安定状態Ｓ１から第２
安定状態Ｓ２へと進むことはできない。なお、第２図で
はリリースが起り、これに関連して第１双安定素子の出
力信号１２′が第１安定状態から第２安定状態になる場
合における関連する信号の縁部を１つ、２つ又は３つの
矢印点にて示しである。

第２双安定双４の出力端子１４における出力信号１４′
は、第１双安定素子の出力信号１２′が第２安定状態Ｓ
２となるまではその状態を変えることはできない、これ
がため、第１双安定素子の出力信号１２′は第２双安定
素子４に対するリリース信号と見なすことができる。し
かし、第２双安定素子の出力信号１４’　は、トリガ入
力信号６′が第２レベル２２以下に降下するまでは第１
安定状態Ｓｌから第２安定状態Ｓ２へと進むことができ
ない、この状態変化は瞬時ｔ　−ｔ４にて起る。

これまで説明したトリガ回路の作動は前述した西独国特
許明細書第２２０８６３６号に記載さている作動と同じ
であり、上述した説明から明らかなように、時間間隔ｔ
２＜ｔ＜ｔ３の範囲内では第２双安定素子４を第１双安
定素子２によってリリースさせることができ、その後の
瞬時ｔ＝ｔ４に第２双安定素子４の出力信号１４′は第
１安定状態Ｓ１から第２安定状態Ｓ２へと進む。第２双
安定素子４が瞬時ｔ３の直前にリリースされ、かつトリ
ガ入力信号６′の周波数が高く、時間差ｔ４−　ｔ３が
実際上出力信号１２′に固有の有限降下時間に対して極
めて小さくなるような高周波をトリガ入力信号が有する
場合には、出力信号１４′の縁部ｆの発生瞬時が不確定
となる。その理由は、第２双安定素子４がリリースされ
る瞬時と、この素子が実際に応答する瞬時とがほぼ一致
するからであり、これはトリガ回路を、陰極線管オシロ
スコープで陰極線を水平方向に偏向させるのこぎり波発
生器（図示せず）を始動させるのに用いる場合に上述し
たような「ジッター」として明確に現われる。

本発明によるトリガ回路の作動をさらに詳細に説明する
。第３双安定素子１６の出力端子２３に現われる出力信
号１０′　は、瞬時ｔ　−ｔ４以降は出力信号１４′が
第２安定状態Ｓ２となた後にトリガ信号入力信号６′が
第１レベル！１以上となるまで第１安定状態Ｓ１から第
２安定状態Ｓ２に替わることはできない、瞬時ｔ＝ｔＳ
に出力信号１０′が第２安定杖態となり、トリガ出力信
号が得られ、この出力信号で例えばのこぎり波発生器を
始動させる。時間差ｔ５−　ｔ４は、例えばヒステリシ
ス効果に相当するレベル差の変動が第１レベル１１と第
２レベルｉ！、２との間にあっても常に最小時間差ｔ４
−　ｔ３よりも大きくなる。さらに、時間差ｔ５−ｔ４
はトリガ入力信号６゛の振幅にはほぼ無関係であり、例
えばその時間差ｔ５−　ｔ４は、正弦波トリガ入力信号
の場合にはこの信号のほぼ％周期分に相当する。

要約するに、本発明によるトリガ回路は２つの双安定素
子しか設けないトリガ回路に較べ遥かに高い周波数にま
で作動させることができ、それでもトリガ出力信号１０
′の縁部ｆｔの発生瞬時は不確定にならない０本発明に
よるトリガ回路は２　ＧＨｚまでの最大周波数まで満足
に作動させることができる。

第２図には時間Δの経過後にリリース信号８′の値が第
１値ｖ１となるために、この時間Δの経過後にトリガ回
路のリリースが排除されることも示しである。リリース
信号８′は例えば前記のこぎり波発生器（図示せず）に
より第１値ｖ１を再びとるようにして、前記陰極線の水
平偏向中にのこぎり波発生器を誤って始動させないよう
にする。

第３図は本発明によるトリガ回路を詳細に示した回路図
であり、ここに第１図の接続線６．８及び１０と同様な
接続線には同じ番号を付して示しである。この例では、
互に直列に接続され、かつトリガ入力端子６を並列に接
続する双安定素子をそれぞれ論理ＯＲゲート１８．２０
及び２２で構成する。これらのＯＲゲートには抵抗Ｒｔ
ｌ、　Ｒｔ２及びＲｔ３をそれぞれ介して帰還をかけ、
またこれらのＯＲゲートはＥＣＬ　ＯＲゲート形式のも
のとするのが好適である。

帰還を伴なうＥＣＬ　ＯＲゲートの構成及び作動はそれ
に関連する一般的な文献から既知である。各論理ＯＲゲ
ート１８．２０及び２２には供給電圧＋Ｕ用の接続端子
２５を設ける。ＢＣＬゲートに必要とされる他の給電用
の接続線はここでは示していないが、これらの結線につ
いては文献を参照することができる。

この例のトリガ回路は差動増幅器２４及び別の差動増幅
器２６も具えている。第１双安定素子１８′の第１入力
端子２７は差動増幅器２４の第１出力端子２９に結合さ
せ、第２双安定素子２０′の第１入力端子３１は差動増
幅器２４の第２出力端子３３に結合させる。

さらに、第１双安定素子１８′の一部を成す抵抗Ｒｔ１
の一端を差動増幅器２４の第１出力端子２９に結合させ
、上記抵抗の他端を第１双安定素子１８′の出力端子３
５に接続し、また第２双安定素子２０′の一部を成す抵
抗Ｒｔ２の一端を差動増幅器２４の第２出力端子３３に
結合させ、この抵抗の他端を第２双安定素子２０′の出
力端子３７に結合させる。差動増幅器２４を概ね２個の
ｎｐｎ　　）ランジスタＴ１およびＴ２で構成し、これ
らのトランジスタのエミッタを相互に接続し、この共通
エミッタリード３６に電流源２８を設ける。この電流源
には供給電圧用の接続端子−Ｕを設ける。電流源２８の
構成は実際上は第３図に示したようにするが、これにつ
いての説明は省略する。差動増幅器２４の第１入力端子
３９に結合させるトリガ入力端子６はトランジスタＴ１
のベース−コレクタ通路を経て第１双安定素子１８′に
結合させると共にトランジスタＴＩ及びＴ２のベース−
エミッターコレクタ通路を経て第２双安定素子２０′に
結合させる。差動増幅器２４の第２入力端子４１は基準
電圧（本例では接地電位４３として示しである。）接続
用の入力端子に結合させる。第３双安定素子２２′の第
１入力端子４５は他の差動増幅器２６の第１出力端子４
７に結合させ、さらに第３双安定素子２２′の一部を成
す抵抗Ｒｔ３の一端は差動増幅器２６の第１出力端子４
７に結合させ、この抵抗の他端は第３双安定素子２２′
の出力端子４９に結合させる。差動増幅器２６の第２出
力端子５１を直流電圧用の接続端子＋Ｖに結合させる。

差動増幅器２６は概ね２個のｎｐｎトランジスタＴ３及
びＴ４で構成し、この差動増幅器も前記差動増幅器２４
とほぼ同じように構成する。

他方の差動僧服器２６の第１入力端子５３に結合させる
トリガ入力端子６はトランジスタＴ３のベース−コレク
タ通路を経て第３双安定素子２２′に結合させる。この
他方の差動増幅器２６の第２入力端子５５も前記増幅器
２４の第２入力端子４１と同様に、基準電圧４３用の接
続端子に結合させる。第１双安定素子１８′の第２入力
端子５７にはリリース入力端子８を結合させる。このリ
リース入力端子８は第２双安定素子２０′の第２入力端
子５９及び第３双安定素子２２′の第２入力端子６１に
もそれぞれ結合させるのが好適である。第３図に示すト
リガ回路の作動は第１図につき説明したのと同じである
が、ここで第２図につきさらに詳細に説明する。双安定
素子１Ｂ’　、　２０’及び２２′を帰還付きのＢＣＬ
ゲートとして構成する場合、内部基準電圧　（図示せず
）はゲートの切り替え（即ち安定状態の切り替え）を制
御する。トリガ回路がリリースされていないものとする
（入力端子５７．５９及び６１におけるリリース信号８
′の値がｖｌ）場合には、出力端子３５゜３７及び４９
における出力信号１２’　、　１４’及び１０”　はそ
れぞれ第１安定状態ｓ１になる。このような状態からリ
リース信号８′は第２値ｖ２になるものとする。トリガ
入力信号６′が第１レベル２１以下にある限りは、この
トリガ入力信号の値がたとえ正であっても、抵抗Ｒｔｌ
を経て流れる電流は、帰還を伴なうＥＣＬゲートとして
構成した第１双安定素子１８′の第１入力端子２７の電
圧をこの第１双安定素子１８′の内部基準電圧以下に降
下させるのには十分でない、トリガ入力信号６′が第１
レベル２１に達すると（ｔ−ｔ２）、第１双安定素子１
８′の状態が切り替わり、出力信号１２′は第２安定状
態Ｓ２をとる。この際、残りの双安定素子２０′及び２
２′は第１安定状態Ｓ１から第２安定状１１ｓ２に切り
替わることはできない、その理由は、双安定素子を直列
に配置するからである。また、第１双安定素子１８′が
第１安定状態にある限りは、双安定素子２０′及び２２
′はトリガ入力信号に無関係に第１安定状１１　ｓ　１
のままである。なお、第１レベル１１は抵抗Ｒｔｌの抵
抗値の選定により決定される。トリガ入力信号の値が第
２レベルＩ１２以下となる時点（ｔ−ｔ４）に第２双安
定素子２０’の状態が切り替わるように差動増幅器を構
成するため、抵抗Ｒｔ２を経る電流の変化は抵抗Ｒｔｌ
を経る電流の変化とは反対となる。抵抗Ｒｔ３を経る電
流変化は抵抗Ｒｔｌを経る電流変化と同じようになる。

これがため、第３双安定双２２′　は（差部増幅器２４
及び２６のパラメータが等しい場合に）、トリガ入力信
号６′の第１レベル２１以上のレベルにて状態が切り替
わる。

他の作動については第１図の説明を参照することができ
る。

第４Ａ図及び第４Ｂ図は、従来の２段トリガ回路の場合
、及び本発明による３段トリガ回路を使用する場合にお
けるトリガ入力信号６゛に対して２個及び３個の双安定
素子の状態が切り替わる際の関連する信号をそれぞれ示
したものである。上述した例では、ＢＣＬゲートが遅延
時間ｔｄを有し、しがもこのゲートの出力端に現われる
信号の縁部の立下り／立上り時間がｔｒであるものとす
る。なお説明の便宜上、−リリース信号８′の立下り／
立上り時間は無視するものとする。また、出発点はトリ
ガ回路が丁度リリースされた位置とする。第４Ａ図の２
段トリガ回路の場合には、（ｔｄ＋ｔｒ）　＜　（ｔ４
＋ｔ３）であり、（ｔ４　＋　ｔ３）は、第２双安定素
子２０’の出力信号の縁部ｆが不確定に発生しないよう
に第１双安定素子１８’を切り換えなければならない最
小時間である。第４Ａ図ではこの条件は丁度満足されて
いるが、この条件は第４Ｂ図では満足されない。

これがため、第４Ｂ図に示したような状態では、第２双
安定素子２０′の出力信号１４′の縁部ｆの発生瞬時が
不確定となり、この発生瞬時を第４Ｂ図では可変接続時
間ｊによって示しである。しかし、この第４Ｂ図では、
第２双安定素子２０′　の出力３７はｔ＝ｔ５以前は安
定しているため、第３双安定素子２２′の出力信号１０
′の縁部ｆｔが発生する瞬時は不確定にはならない、第
２レベル１２と第２レベル１２を第４Ａ図に示した場合
及び第４Ｂ図に示した場合よりも互いに狭くする場には
、　ｔ４−ｔ５が非常に小さくなり、２段トリガ回路の
場合には不確定性がさらに早く生ずる。これに対し、３
段トリガ回路の場合には、周波数が極めて高くならない
限り不確定性は生じない。このことはトリガ入力信号の
振幅変動についても云えることである。

本発明は上述した例のみに限定されるものでなく、幾多
の変更を加え得ること勿論である０例えば双安定素子は
様々な方法で、また種々の論理回路で構成することがで
きる。さらに、双安定素子はトンネルダイオードに基づ
いて構成することができる。

【図面の簡単な説明】

第１図は本発明によるトリガ回路の原理を示すブロック
線図、 第２図は第１図に示したトリガ回路の作動説明用のトリ
ガ入力信号、第１及び第２信号レベル並びに各双安定素
子の出力信号の波形を示す信号波形図、 第３図は本発明によるトリガ回路の一例を詳細に示す回
路図、 第４八図は従来の２段トリガ回路のトリガ入力信号に対
する双安定素子の状態の切り替わりに関する信号波形図
、 第４Ｂ図は本発明による３段トリガ回路の入力信号に対
する双安定素子の状態の切り替わりに関連する信号波形
図である。 ｌ・・・トリガ回路　　　　２・・・第１双安定素子４
・・・第２双安定素子　　６・・・トリガ入力端子８・
・・リリース入力端子　ｌＯ・・・トリガ出力端子１６
・・・第３双安定素子 １８、２０．２２・・・論理ＯＲゲート１８′・・・第
１双安定素子　２０′・・・第２双安定素子２２′・・
・第３双安定素子　２４．２６・・・差動増幅器２５・
・・供給電圧用接続端子 ２８・・・電流源 ２９、４７・・・差動増幅器の第１出力端子３５、５１
・・・差動増幅器の第２出力端子３９、５３・・・差動
増幅器の第１入力端子４１、５５・・・差動増幅器の第
２入力端子Ｒｔ１．　Ｒｔ２．　Ｒｔ３・・・帰還用抵
抗Ｔ１〜Ｔ４・・・ｎｐｎ　トランジスタ１′ ＦｌＧ、Ｉ ＦＩ［）、２ｔ−

Claims (1)

1. 【特許請求の範囲】 １、各入力端子がトリガ入力信号用のトリガ入力端子に
   結合される第１と第２双安定素子との直列組合せ回路を
   具えているトリガ回路であって、該トリガ回路には少な
   くとも１個の双安定素子に結合させるリリース信号用の
   リリース入力端子及びトリガ出力信号用のトリガ出力端
   子が設けられ、リリース信号が第１値をとる場合には前
   記トリガ出力信号が第１安定状態をとり、かつリリース
   信号が第２値をとった後には前記トリガが出力信号がト
   リガ入力信号により決定される第２安定状態をとり、し
   かもトリガ入力信号が第１レベル以上となった後に第１
   双安定素子の出力が第２安定状態をとる際に前記トリガ
   出力信号が第２安定状態をとり、従ってトリガ入力信号
   が第１レベルよりも低い第２レベル以下に降下した後に
   第２双安定素子の出力が第２安定状態をとるようにした
   トリガ回路において、前記直列組合せ回路が第３双安定
   素子を具え、該第３双安定素子の入力端子を前記第２双
   安定素子の出力端子及び前記トリガ入力端子にそれぞれ
   結合させ、前記第３双安定素子の出力端子をトリガ回路
   の出力端子に結合させ、前記第２双安定素子の出力が第
   ２安定状態をとった後に前記トリガ入力信号が第１レベ
   ル以上となる際に前記第３双安定素子の出力が第２安定
   状態をとるようにしたことを特徴とするトリガ回路。 ２、前記第１双安定素子の第１入力端子を差動増幅器の
   第１出力端子に結合させ、前記第２双安定素子の第１入
   力端子を前記差動増幅器の第２出力端子に結合させ、か
   つリリース入力端子を前記第１及び第２双安定素子の少
   なくとも一方の双安定素子の第２入力端子に結合させ、
   トリガ入力端子を前記差動増幅器の第１入力端子に結合
   させ、該差動増幅器の第２入力端子を基準電圧接続用の
   入力端子に結合させた請求項１記載のトリガ回路におい
   て、前記第３双安定素子の第１入力端子を他の差動増幅
   の第１出力端子に結合させ、該他の差動増幅器の第２出
   力端子を直流電圧接続用の給電端子に結合させ、かつ前
   記トリガ入力端子を前記他の差動増幅器の第１入力端子
   に結合させると共に前記他の差動増幅器の第２入力端子
   を基準電圧接続用の他の入力端子に結合させたことを特
   徴とするトリガ回路。 ３、前記リリース入力端子を第３双安定素子の第２入力
   端子に結合させたことを特徴とする請求項３に記載のト
   リガ回路。 ４、請求項１〜３のいずれかに記載のトリガ回路を具え
   ることを特徴とするオシロスコープ。