JPS632150B2 - - Google Patents
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- JPS632150B2 JPS632150B2 JP56165332A JP16533281A JPS632150B2 JP S632150 B2 JPS632150 B2 JP S632150B2 JP 56165332 A JP56165332 A JP 56165332A JP 16533281 A JP16533281 A JP 16533281A JP S632150 B2 JPS632150 B2 JP S632150B2
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- JP
- Japan
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- voltage
- power supply
- circuit
- voltages
- terminal
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特にPN接合分離
によつて構成された集積回路（IC）の寄生効果
の防止回路に関する。
によつて構成された集積回路（IC）の寄生効果
の防止回路に関する。
ICが完全に良品であるという場合、特性がす
べての規格を満足していることを意味しているこ
とはもちろんであるが、寄生効果（寄生サイリス
タ効果、寄生MOS効果等）によるラツチアツプ
現象や誤動作等がないということも重要な要素に
入つている。ところで寄生効果に関しては、正常
な電源電圧がICに印加された状態において発生
する熱や各種ドリフト等に助長されてICを動作
不良にしたり、あるいは正常な電源を投入した瞬
間における各電源の投入順序や投入時に発生する
パルス等が引き金となつてICを動作不良に陥ら
せるものに限られるとする考え方が従来から認め
られている。しかしながら今日、ICは一層の高
集積化，多機能化の道をたどつており、素子の多
様化とともに多数の電源を必要とする場合も多く
なつてきている。
べての規格を満足していることを意味しているこ
とはもちろんであるが、寄生効果（寄生サイリス
タ効果、寄生MOS効果等）によるラツチアツプ
現象や誤動作等がないということも重要な要素に
入つている。ところで寄生効果に関しては、正常
な電源電圧がICに印加された状態において発生
する熱や各種ドリフト等に助長されてICを動作
不良にしたり、あるいは正常な電源を投入した瞬
間における各電源の投入順序や投入時に発生する
パルス等が引き金となつてICを動作不良に陥ら
せるものに限られるとする考え方が従来から認め
られている。しかしながら今日、ICは一層の高
集積化，多機能化の道をたどつており、素子の多
様化とともに多数の電源を必要とする場合も多く
なつてきている。
このような傾向にともなつて従来は必要とされ
なかつた特性が要求されることが多くなつてき
た。その一つとして、ICに必要とされる電源電
圧全てが印加されず、特定の電源のみが印加され
る場合においてもその特定の電源が印加されてい
る回路ブロツクは正常な動作を期待すること等を
上げることができる。具体的には、＋5V及びOV
の低耐圧回路と、−25V及びOVが印加されている
高耐圧回路とを１チツプに集積したICにおいて、
なんらかの原因で−25Vが印加されないような状
態においても、前記低耐圧回路は正常な動作を要
求する場合が当てはまる。ところで、一般にPN
接合分離によつて構成されているICにおいて、
多数の電源のうち最も低い電圧が半導体基板に接
続されるのが原則であり、上に述べた具体例にお
いても正常な電源印加時には−25Vが半導体基板
に接続されている。この−25Vが印加されない場
合の半導体基板の電圧は、印加されているのこり
の電源電圧OVから＋5Vまでのいずれかの電圧と
なつている。このため、PN接合によつて各素子
を分離しているという根本的な原則が崩れて、寄
生効果特に寄生サイリスタによるラツチ現象が発
生しやすく、低耐圧回路の正常な動作を得ること
はむづかしくなつている。このような現象を説明
するため第１図の従来の回路を例にとることにす
る。
なかつた特性が要求されることが多くなつてき
た。その一つとして、ICに必要とされる電源電
圧全てが印加されず、特定の電源のみが印加され
る場合においてもその特定の電源が印加されてい
る回路ブロツクは正常な動作を期待すること等を
上げることができる。具体的には、＋5V及びOV
の低耐圧回路と、−25V及びOVが印加されている
高耐圧回路とを１チツプに集積したICにおいて、
なんらかの原因で−25Vが印加されないような状
態においても、前記低耐圧回路は正常な動作を要
求する場合が当てはまる。ところで、一般にPN
接合分離によつて構成されているICにおいて、
多数の電源のうち最も低い電圧が半導体基板に接
続されるのが原則であり、上に述べた具体例にお
いても正常な電源印加時には−25Vが半導体基板
に接続されている。この−25Vが印加されない場
合の半導体基板の電圧は、印加されているのこり
の電源電圧OVから＋5Vまでのいずれかの電圧と
なつている。このため、PN接合によつて各素子
を分離しているという根本的な原則が崩れて、寄
生効果特に寄生サイリスタによるラツチ現象が発
生しやすく、低耐圧回路の正常な動作を得ること
はむづかしくなつている。このような現象を説明
するため第１図の従来の回路を例にとることにす
る。
第１図には、端子T1に印加された＋5V、端子
T3に印加されたOV（グランド電圧）、端子T4に印
加された−25Vの計３電源で駆動された高耐圧回
路VCと、前記＋5V及びOVで駆動された低耐圧
回路LCとが１チツプ（１つの半導体基板）に集
積されたICのうち特に低耐圧回路部分の出力部
を示している。低耐圧回路LCは、出力トランジ
スタQ1、負荷抵抗R1、増幅器A1より構成され回
路に何らかの異常が生じた場合、出力トランジス
タQ1がオフしてアウトプツト電圧の端子T2がハ
イレベル即ち約5Vとなつて異常を知らせる機能
を持つ。したがつて−25Vが端子T4に印加され
ないような異常な場合においても端子T2がハイ
レベルにならなければならないことが要求され
る。
T3に印加されたOV（グランド電圧）、端子T4に印
加された−25Vの計３電源で駆動された高耐圧回
路VCと、前記＋5V及びOVで駆動された低耐圧
回路LCとが１チツプ（１つの半導体基板）に集
積されたICのうち特に低耐圧回路部分の出力部
を示している。低耐圧回路LCは、出力トランジ
スタQ1、負荷抵抗R1、増幅器A1より構成され回
路に何らかの異常が生じた場合、出力トランジス
タQ1がオフしてアウトプツト電圧の端子T2がハ
イレベル即ち約5Vとなつて異常を知らせる機能
を持つ。したがつて−25Vが端子T4に印加され
ないような異常な場合においても端子T2がハイ
レベルにならなければならないことが要求され
る。
しかし−25Vが印加されなくなると、半導体基
板および絶縁分離拡散領域（後述）がOV乃至＋
5Vの間の電圧となり、各素子のアイランドと絶
縁分離拡散領域および半導体基板とが順バイアス
になる場合が生じ、各アイランド間が活性化す
る。特に低耐圧回路に飽和するラテラルトランジ
スタ、飽和するNPNトランジスタ等が存在する
と、ホールが絶縁分離拡散領域や半導体基板に注
入されて、先に述べた各アイランド間に等価的に
働く寄生NPNトランジスタとともに寄生PNPN
サイリスタを形成する。以上述べてきたような過
程のもとに第１図の出力トランジスタQ1のアイ
ランド（コレクタ領域）をカソードとするサイリ
スタが形成され、−25Vが印加されないという異
常事態にもかかわらず、端子T2はローレベル即
ち約OVにラツチされ異常事態発生を知らせるこ
とが不可能となる。このような状態を打開するた
めに従来からとられてきた手段としては、飽和す
るトランジスタと並列にシヨツトキーダイオード
を加えて飽和を浅くして、半導体基板や絶縁分離
拡散領域等へのホールの注入を減少させたり、出
力トランジスタQ1と飽和するトランジスタとの
間をできるだけ離して設置したり、別の素子を間
にレイアウトしたりする消極的な改善策がとられ
てきた。しかしながら、このような消極的な改善
策においては、完全に正常な動作が保証されるわ
けではなくかつ追加するシヨツトキーダイオード
の数が多くペレツトの面積が大きくなり、マスク
レイアウトに新たな制限も加えられて、ICの製
造上不利になることが多かつた。
板および絶縁分離拡散領域（後述）がOV乃至＋
5Vの間の電圧となり、各素子のアイランドと絶
縁分離拡散領域および半導体基板とが順バイアス
になる場合が生じ、各アイランド間が活性化す
る。特に低耐圧回路に飽和するラテラルトランジ
スタ、飽和するNPNトランジスタ等が存在する
と、ホールが絶縁分離拡散領域や半導体基板に注
入されて、先に述べた各アイランド間に等価的に
働く寄生NPNトランジスタとともに寄生PNPN
サイリスタを形成する。以上述べてきたような過
程のもとに第１図の出力トランジスタQ1のアイ
ランド（コレクタ領域）をカソードとするサイリ
スタが形成され、−25Vが印加されないという異
常事態にもかかわらず、端子T2はローレベル即
ち約OVにラツチされ異常事態発生を知らせるこ
とが不可能となる。このような状態を打開するた
めに従来からとられてきた手段としては、飽和す
るトランジスタと並列にシヨツトキーダイオード
を加えて飽和を浅くして、半導体基板や絶縁分離
拡散領域等へのホールの注入を減少させたり、出
力トランジスタQ1と飽和するトランジスタとの
間をできるだけ離して設置したり、別の素子を間
にレイアウトしたりする消極的な改善策がとられ
てきた。しかしながら、このような消極的な改善
策においては、完全に正常な動作が保証されるわ
けではなくかつ追加するシヨツトキーダイオード
の数が多くペレツトの面積が大きくなり、マスク
レイアウトに新たな制限も加えられて、ICの製
造上不利になることが多かつた。
本発明の目的は、上で述べたように、半導体基
板や絶縁分離拡散領域の電圧が浮き上り寄生効果
が生じやすい状態になつても、これを解決するた
めシヨツトキーダイオード等を用いてペレツト面
積を大幅に拡大する改善策をとることなく、レイ
アウトの自由度を確保しつつ例えば出力トランジ
スタの端子T2の電圧を強制的に目的とする電圧
に固定する半導体装置を提供することにある。
板や絶縁分離拡散領域の電圧が浮き上り寄生効果
が生じやすい状態になつても、これを解決するた
めシヨツトキーダイオード等を用いてペレツト面
積を大幅に拡大する改善策をとることなく、レイ
アウトの自由度を確保しつつ例えば出力トランジ
スタの端子T2の電圧を強制的に目的とする電圧
に固定する半導体装置を提供することにある。
本発明は、少なくとも３つの相異なる電源電圧
によつて動作する回路を有し、前記電源電圧のう
ち最も低い電源電圧が半導体基板等に接続されて
いる半導体装置において、前記最も低い電源電圧
がゲートに接続され、かつ前記電源電圧のうち最
も低い電源電圧を除く他の電源電圧の一つがソー
ス又はドレインに接続された接合型電界効果トラ
ンジスタを有し、前記他の電源電圧の１つが接続
されていないドレイン又はソースが電圧異常を知
らせるための出力となつていることを特徴とする
半導体装置にある。
によつて動作する回路を有し、前記電源電圧のう
ち最も低い電源電圧が半導体基板等に接続されて
いる半導体装置において、前記最も低い電源電圧
がゲートに接続され、かつ前記電源電圧のうち最
も低い電源電圧を除く他の電源電圧の一つがソー
ス又はドレインに接続された接合型電界効果トラ
ンジスタを有し、前記他の電源電圧の１つが接続
されていないドレイン又はソースが電圧異常を知
らせるための出力となつていることを特徴とする
半導体装置にある。
例えば本発明の半導体装置は、従来の半導体基
板内にゲートが半導体基板と絶縁分離拡散領域と
からなる接合型電界効果トランジスタ（以後
JFETと記す）を一つだけ用いればこと足りるも
のである。
板内にゲートが半導体基板と絶縁分離拡散領域と
からなる接合型電界効果トランジスタ（以後
JFETと記す）を一つだけ用いればこと足りるも
のである。
本発明によれば、電源電圧がすべて正常に印加
された状態では、あたかもこのJFETを無くした
がごとき回路構成とすることができる。
された状態では、あたかもこのJFETを無くした
がごとき回路構成とすることができる。
次に図面を用いて本発明を詳細に説明する。第
２図が本発明の第１の実施例の回路図であり、負
荷R1と並列に１つのＮチヤンネルJFETJ1を設け
ている。（なお、説明を容易にするため回路構成、
素子の記号等は第１図と同じものを用る。第３図
も同様。）第２図より、３つの電源電圧＋5V（端
子T1），OV（端子T3），−25V（端子T4）のすべて
が正常に印加されている時はJFETJ1のゲート・
ソース間電圧は大きく｜VGS｜＞25Vとなつてお
りJFETJ1のピツチオフ電圧Vpを｜Vp｜＜｜VGS
｜つまり本実施では｜Vp｜＜25Vとすれば、
JFETJ1はピンチオフして機能上回路から除外さ
れたと同然である。したがつて正常な電源電圧が
印加された時はJFETJ1は何ら回路に影響を及ぼ
さない。一方、何らかの原因で−25Vが印加され
ない場合は、JFETJ1のゲート電位は浮き上りゲ
ート・ソース電圧は小さくなる。そこでJFETJ1
のオン抵抗Rpoを十分小さく設計していれば、導
通状態でそのインピーダンスは低いため、たとえ
出力トランジスタに寄生のサイリスタ動作が生じ
ても出力を強制的にハイレベルの＋5V近くにす
ることができる。
２図が本発明の第１の実施例の回路図であり、負
荷R1と並列に１つのＮチヤンネルJFETJ1を設け
ている。（なお、説明を容易にするため回路構成、
素子の記号等は第１図と同じものを用る。第３図
も同様。）第２図より、３つの電源電圧＋5V（端
子T1），OV（端子T3），−25V（端子T4）のすべて
が正常に印加されている時はJFETJ1のゲート・
ソース間電圧は大きく｜VGS｜＞25Vとなつてお
りJFETJ1のピツチオフ電圧Vpを｜Vp｜＜｜VGS
｜つまり本実施では｜Vp｜＜25Vとすれば、
JFETJ1はピンチオフして機能上回路から除外さ
れたと同然である。したがつて正常な電源電圧が
印加された時はJFETJ1は何ら回路に影響を及ぼ
さない。一方、何らかの原因で−25Vが印加され
ない場合は、JFETJ1のゲート電位は浮き上りゲ
ート・ソース電圧は小さくなる。そこでJFETJ1
のオン抵抗Rpoを十分小さく設計していれば、導
通状態でそのインピーダンスは低いため、たとえ
出力トランジスタに寄生のサイリスタ動作が生じ
ても出力を強制的にハイレベルの＋5V近くにす
ることができる。
第３図は本発明の第２の実施例の回路図であ
り、前記第１の実施例と同様に最低電源に電圧が
印加されない場合のような異常事態が発生した
時、端子T2の電圧をローレベルにする。第１の
実施例と同様にJFETJ1のオン抵抗Rpoを十分小
さく、かつ｜Vp｜＜25Vとすると、端子T4に−
25Vが印加されないような異常時には、端子T2
の電圧を強制的にOV付近のローレベルにもつて
くることができる。この様に、最低電圧が何らか
の原因で印加されない場合において、低耐圧回路
の電圧を強制的に目的とする電圧とすることがで
きる。
り、前記第１の実施例と同様に最低電源に電圧が
印加されない場合のような異常事態が発生した
時、端子T2の電圧をローレベルにする。第１の
実施例と同様にJFETJ1のオン抵抗Rpoを十分小
さく、かつ｜Vp｜＜25Vとすると、端子T4に−
25Vが印加されないような異常時には、端子T2
の電圧を強制的にOV付近のローレベルにもつて
くることができる。この様に、最低電圧が何らか
の原因で印加されない場合において、低耐圧回路
の電圧を強制的に目的とする電圧とすることがで
きる。
第４図は、本発明の第１，第２の実施例をそれ
ぞれ示す第２図，第３図の接合型電界効果トラン
ジスタJ1の断面図で、半導体基板および絶縁分離
拡散領域（ボトムゲート）１と、チヤンネル領域
としてのエピタキシヤル領域２と、ソース３と、
アツパーゲート領域４と、ドレイン領域５と、ソ
ース電極７と、ドレイン電極６と、半導体基板お
よび絶縁分離拡散領域１の基板電極８とからな
る。
ぞれ示す第２図，第３図の接合型電界効果トラン
ジスタJ1の断面図で、半導体基板および絶縁分離
拡散領域（ボトムゲート）１と、チヤンネル領域
としてのエピタキシヤル領域２と、ソース３と、
アツパーゲート領域４と、ドレイン領域５と、ソ
ース電極７と、ドレイン電極６と、半導体基板お
よび絶縁分離拡散領域１の基板電極８とからな
る。
第４図のドレイン電極６は第２図の端子T1に、
ソース電極７は端子T2に、基板電極８は端子T4
に対応しており、第２図の端子T3は第４図に示
された半導体領域と電気的に絶縁されて存在する
が、第４図には図示していない。
ソース電極７は端子T2に、基板電極８は端子T4
に対応しており、第２図の端子T3は第４図に示
された半導体領域と電気的に絶縁されて存在する
が、第４図には図示していない。
また、第４図のドレイン電極６は第３図におい
ては端子T2に、ソース電極７は端子T3に、基板
電極８は端子T4に対応しており、第３図の端子
T1は第４図には図示されていない。
ては端子T2に、ソース電極７は端子T3に、基板
電極８は端子T4に対応しており、第３図の端子
T1は第４図には図示されていない。
第４図において、ドレイン電極６，ソース電極
７の印加される電圧V1，V2は基板電極８の電圧
V3（領域１および４アツパーゲート領域に印加さ
れる電圧）よりも大きく、 V1＞V3，V2＞V3 …(1) の関係にさる。今、この接合型電界効果トランジ
スタJ1のピンチオフ電圧をVpとして、 ｜Vp｜＜V1−V3，｜Vp｜＜V2−V3 …(2) ｜Vp｜＞｜V1−V2｜ …(3) のように選ぶと、 電圧V1，V2，V3の３つが印加される時は、
この接合型電界効果トランジスタJ1はピンチオ
フして、ほとんど接合のリーク電流しか流さず
ひじように高いインピーダンスを持つ。
７の印加される電圧V1，V2は基板電極８の電圧
V3（領域１および４アツパーゲート領域に印加さ
れる電圧）よりも大きく、 V1＞V3，V2＞V3 …(1) の関係にさる。今、この接合型電界効果トランジ
スタJ1のピンチオフ電圧をVpとして、 ｜Vp｜＜V1−V3，｜Vp｜＜V2−V3 …(2) ｜Vp｜＞｜V1−V2｜ …(3) のように選ぶと、 電圧V1，V2，V3の３つが印加される時は、
この接合型電界効果トランジスタJ1はピンチオ
フして、ほとんど接合のリーク電流しか流さず
ひじように高いインピーダンスを持つ。
いつぽう、電圧V1，V2のみが印加され、電
圧V3が印加されない時はこの接合型電界効果
トランジスタJ1はオンして端子６，７間に低い
インピーダンスを持つ。
圧V3が印加されない時はこの接合型電界効果
トランジスタJ1はオンして端子６，７間に低い
インピーダンスを持つ。
したがつて第５図に示すように、前記式(2)，(3)
の関係にあるピンチオフ電圧をもつ接合型電界効
果トランジスタ９に、前記式(1)，(2)，(3)の関係を
もつ３つの電圧V1，V2，V3を印加すると、その
接合型電界効果トランジスタはオフし第６図と等
価となり、電圧V1，V2が印加された端子間には
高耐圧の２つのダイオード１０，１１が直列には
いり電流を遮断する。
の関係にあるピンチオフ電圧をもつ接合型電界効
果トランジスタ９に、前記式(1)，(2)，(3)の関係を
もつ３つの電圧V1，V2，V3を印加すると、その
接合型電界効果トランジスタはオフし第６図と等
価となり、電圧V1，V2が印加された端子間には
高耐圧の２つのダイオード１０，１１が直列には
いり電流を遮断する。
一方、前述の接合型電界効果トランジスタに電
圧V3を印加せず、電圧V1，V2のみを印加する
と、前記式(3)および｜Vp｜＞V1，｜Vp｜＞V2が
成立し接合型電界効果トランジスタは低抵抗とな
り第７図の等価回路の抵抗１２となる。
圧V3を印加せず、電圧V1，V2のみを印加する
と、前記式(3)および｜Vp｜＞V1，｜Vp｜＞V2が
成立し接合型電界効果トランジスタは低抵抗とな
り第７図の等価回路の抵抗１２となる。
以上のように、本発明では、少なくとも３つの
相異なる電圧を電源電圧とし、該電圧のうち最も
低い電圧が絶縁分離拡散領域および半導体基板に
接続された半導体装置において、前記絶縁分離拡
散領域および半導体基板をゲートとしかつソース
又はドレインが前記最も低い電圧を除いた前記電
圧によつて動作する接合型電界効果トランジスタ
を有し、該接合型電界効果トランジスタが前記少
なくとも３つの相異なる電圧のすべてが印加され
た時はオフし、前記最も低い電圧が印加されない
時は抵抗として動作するように構成されているこ
とを特徴としている。
相異なる電圧を電源電圧とし、該電圧のうち最も
低い電圧が絶縁分離拡散領域および半導体基板に
接続された半導体装置において、前記絶縁分離拡
散領域および半導体基板をゲートとしかつソース
又はドレインが前記最も低い電圧を除いた前記電
圧によつて動作する接合型電界効果トランジスタ
を有し、該接合型電界効果トランジスタが前記少
なくとも３つの相異なる電圧のすべてが印加され
た時はオフし、前記最も低い電圧が印加されない
時は抵抗として動作するように構成されているこ
とを特徴としている。
以上述べてきたように、本発明を採用すること
により、正常な電源電圧が印加された時は何ら動
作に支障をきたすことがないことはもちろん、ペ
レツト面積の大幅な増加を招かず、かつマスクレ
イアウトの自由度を失なうことなく、最低電圧が
印加されなくなるような異常事態に対処できる。
により、正常な電源電圧が印加された時は何ら動
作に支障をきたすことがないことはもちろん、ペ
レツト面積の大幅な増加を招かず、かつマスクレ
イアウトの自由度を失なうことなく、最低電圧が
印加されなくなるような異常事態に対処できる。
第１図は本発明を説明する上で理解を助けるべ
く用意された従来の半導体装置の回路図、第２図
は本発明の第１の実施例を示す回路図、第３図は
本発明の第２の実施例を示す回路図、第４図は第
２図又は第３図で示された接合型電界効果トラン
ジスタの構造を示す断面図、第５図は第４図の等
価回路、第６図は３電源に電圧が印加された場合
の第４図の等価回路、第７図は２電源にのみ電圧
が印加された場合の第４図の等価回路である。 尚図において、Q1…出力トランジスタ、R1…
負荷抵抗、A1…アンプ、J1…Ｎチヤネル接合型
電界効果トランジスタ、VC…高耐圧回路、LC…
低耐圧回路、T1，T2，T3，T4…端子、１…半導
体基板および絶縁分離拡散領域、２…エピタキシ
ヤル領域、３…ソース領域、４…アツパーゲート
領域、５…ドレイン領域、６…ドレイン電極、７
…ソース電極、８…基板電極、９…接合型電界効
果トランジスタ、１０，１１…ダイオード、１２
…抵抗。
く用意された従来の半導体装置の回路図、第２図
は本発明の第１の実施例を示す回路図、第３図は
本発明の第２の実施例を示す回路図、第４図は第
２図又は第３図で示された接合型電界効果トラン
ジスタの構造を示す断面図、第５図は第４図の等
価回路、第６図は３電源に電圧が印加された場合
の第４図の等価回路、第７図は２電源にのみ電圧
が印加された場合の第４図の等価回路である。 尚図において、Q1…出力トランジスタ、R1…
負荷抵抗、A1…アンプ、J1…Ｎチヤネル接合型
電界効果トランジスタ、VC…高耐圧回路、LC…
低耐圧回路、T1，T2，T3，T4…端子、１…半導
体基板および絶縁分離拡散領域、２…エピタキシ
ヤル領域、３…ソース領域、４…アツパーゲート
領域、５…ドレイン領域、６…ドレイン電極、７
…ソース電極、８…基板電極、９…接合型電界効
果トランジスタ、１０，１１…ダイオード、１２
…抵抗。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも３つの相異なる電源電圧によつて
動作する回路を有し、前記電源電圧のうち最も低
い電源電圧が半導体基板等に接続されている半導
体装置において、前記最も低い電源電圧がゲート
に接続され、かつ前記電源電圧のうち最も低い電
源電圧を除く他の電源電圧の１つがソース又はド
レインに接続された接合型電界効果トランジスタ
を有し、前記他の電源電圧の１つが接続されてい
ないドレイン又はソースが電圧異常を知らせるた
めの出力となつていることを特徴とする半導体装
置。 ２ 少なくとも３つの相異なる電源電圧の１つ
が、グランド電圧となつていることを特徴とする
特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165332A JPS5867040A (ja) | 1981-10-16 | 1981-10-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165332A JPS5867040A (ja) | 1981-10-16 | 1981-10-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5867040A JPS5867040A (ja) | 1983-04-21 |
| JPS632150B2 true JPS632150B2 (ja) | 1988-01-18 |
Family
ID=15810318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56165332A Granted JPS5867040A (ja) | 1981-10-16 | 1981-10-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5867040A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200051884A (ko) * | 2018-11-05 | 2020-05-14 | 삼성디스플레이 주식회사 | 캐리어, 이를 포함하는 표시 장치의 제조장치 및 표시 장치의 제조방법 |
| WO2020183552A1 (ja) * | 2019-03-08 | 2020-09-17 | シャープ株式会社 | 蒸着装置、および表示装置の製造方法 |
| KR20230068065A (ko) * | 2021-11-10 | 2023-05-17 | 주식회사 선익시스템 | 자력 차폐 부재가 적용된 마스크 합착 메커니즘을 구비하는 인라인 증착 시스템 |
| KR20230068066A (ko) * | 2021-11-10 | 2023-05-17 | 주식회사 선익시스템 | 자력 발생 유닛이 적용된 마스크 합착 메커니즘을 구비하는 인라인 증착 시스템 |
-
1981
- 1981-10-16 JP JP56165332A patent/JPS5867040A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200051884A (ko) * | 2018-11-05 | 2020-05-14 | 삼성디스플레이 주식회사 | 캐리어, 이를 포함하는 표시 장치의 제조장치 및 표시 장치의 제조방법 |
| WO2020183552A1 (ja) * | 2019-03-08 | 2020-09-17 | シャープ株式会社 | 蒸着装置、および表示装置の製造方法 |
| KR20230068065A (ko) * | 2021-11-10 | 2023-05-17 | 주식회사 선익시스템 | 자력 차폐 부재가 적용된 마스크 합착 메커니즘을 구비하는 인라인 증착 시스템 |
| KR20230068066A (ko) * | 2021-11-10 | 2023-05-17 | 주식회사 선익시스템 | 자력 발생 유닛이 적용된 마스크 합착 메커니즘을 구비하는 인라인 증착 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5867040A (ja) | 1983-04-21 |
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