JPS63217754A - デジタル位相復調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、受信信号中の特定シーケンス（同期ワード
）を検出し、その有無により同期確立判定を行なうデジ
タル位相復調回路に関する。

（従来の技術） ＱＰＳＫ変調方式などのデジタル伝送方式を発展させた
ものとして、例えばＱＰＳＫ信号とＮ相ＰＳＫ信号を時
分割多重して伝送する方式が考えられている。この方式
は、必要に応じて異なる伝送品質のチャンネルを同時に
確保できるできるために、柔軟な送信受信システム構成
が可能となる。

その−例として、特開昭６０−５００１９２号公報「信
号エンコーディング・デコーディング装置」に掲載され
た信号形式がある。この例はＱＰＳＫ信号と１２８相Ｐ
ＳＫ信号とを時分割多重して伝送し、又復調する方式で
ある。このような位相変調波を復調するには、第６図に
示すような回路が必要である。

第６図において、入力端子Ｏに供給されるＱＰＳＫ信号
と１２８相ＰＳＫ信号との時分割多重信号（入力信号Ａ
）は、同期検波回路２．３に供給される。

同期検波回路２には、局部発振器１６の出力が直接再生
キャリアとして供給され、同期検波回路３には局部発振
器１６の出力が９０°移相回路１を介した後、再生キャ
リアとして供給される。同期検波回路２．３の出力は、
低域フィルタ４．５を介して同期検波出力Ｂ、Ｃとして
、アナログ・デジタル（以下Ａ／Ｄと記す）変換器６．
７にそれぞれ供給される。

今、入力信号Ａの位相をθとし、・局部発振器１６の発
振位相が入力の絶対位相に一致していれば、それぞれ出
力Ｂ、ＣはＣＯＳθ、ｓｉｎθなる電圧値を有する。

これらの値を用いて、アークタンジェント（θ−ｊａｎ
　４（ｓｉｎθ／ｃｏｓθ）を計算すれば、上記入力信
号Ａの位相θを得ることができる。

従って、信号ＢとＣは、Ａ／Ｄ変換器６．７でデジタル
化され、これらのＭＳＢを除く下位ビットを用いて０°
〜９０°のデータの算出つまり上記ｊａｎ　”　　（ｓ
ｉｎθ／ｃｏｓθ）の計算が行われる。この計算結果は
、ｔａｎ’回路８から出力されるもので、このｔａｎ’
回路８はリードオンリーメモリ（ＲＯＭ）により構成さ
れている。

更にＡ／Ｄ変換器６．７の出力のＭＳＢは、２ビツトで
ありこの内容は、ＱＰＳＫ信号の復調出力として用いる
ことができるとともに、また１２８相位相変調信号の復
調の際の位相象限情報として用いることができる。

デジタル位相復調回路においては、同期検波に用いられ
る再生キャリアが、入力変調波に同期していない場合に
おいても、デジタル回路を動作させるクロックを再生す
る必要がある。

この回路においては、検波出力Ｂ（同相）及び検波出力
Ｃ（直交）をそれぞれ２乗して加算することによりクロ
ックを安定して再生することができるようになっている
。これは （ｓｉｎθ）　２＋　（ｃｏｓθ）２＝１の関係を利用
している。即ち、同図に示すように、同期検波出力ＢＳ
Ｃをそれぞれ２東回路２３．２２に供給し、２乗出力を
加算器２１で加算する。そして加算出力を、クロック再
生位相同期ループ回路（以下クロック再生ＰＬＬ回路と
言う）１９の電圧制御発振器の制御電圧として供給する
。これによりこのクロック再生ＰＬＬ回路１９からは、
同期検波出力Ｂ％Ｃを直交関係に維持するためのクロッ
クを得られる。

次に、同期検波を行なうための再生キャリアを再生する
ための手段ついて説明する。

ｔａｎ−１θ回路８からは、前述したように０°〜９０
６の位相復調信号が出力される。今、位相状態が例えば
４５°、１３５°、２２５°、３１５’のいずれかに限
定されているＱＰＳＫ変調波を受信している時刻を考え
ると、このときは、ｔａｎ’θ回路８の復調出力データ
は、４５°と見−５＝ なせる。一方、１２８相ＰＳＫ変調波が受信されている
時刻を考えると、このときは、ｔａｎ−１θ回路８の復
調出力データが４５°となるのは希であり、また０８〜
９０°に均一に分布し白色雑音と見なすこともできない
。従って、キャリア再生用のＰＬＬフィードバック選択
回路１３を設け、ＱＰＳＫ変調波が受信されている時刻
に限って、ＰＬＬをループ閉状態にし、キャリアを再生
する必要がある。

このためには、キャリア非同期状態において、入力信号
Ａが到来しているときに、ＱＰＳＫ変調波受信時刻であ
るのか、１２８相ＰＳＫ変調波受信時刻であるのかを識
別する必要がある。この識別を行なう回路が、デジタル
遅延検波回路２５及び基準パターン検出回路２７であり
、その識別信号により前記キャリア再生ＰＬＬフィード
バック選択回路１３のＰＬＬ動作モードを制御している
。

デジタル遅延検波回路２５は、デジタル化された検波出
力Ｂ、Ｃと、１クロツク前に検出された検波出力Ｂ′、
Ｃ′との差分演算を結果的に行なうことにより、上記キ
ャリア非同期状態により生じた検波出力間の位相差を軽
減し、後述する基準パターンの検出確立を高める作用を
有する。つまり、ＱＰＳＫ変調波受信状態に有れば、４
５°のデータが続けて入力するのであるからその差分出
力は零である筈で有る。

基準パターン検出回路２７は、デジタル遅延検波回路２
５の出力を受けて、予め決定されているパターン検出の
有無を判定する。そして基準パターンの検出タイミング
に基づいて、ＱＰｓＫ変調波の受信時刻を判定し識別信
号を発生する。この基準パターンは、キャリア非同期状
態及び低Ｃ／Ｎ状態においても検出の確立を高める必要
があるから、通常は２相変調に限定されたＰＮ信号を採
用している。

次にＱＰＳＫ復調出力の位相補正及び同期確立の検出方
法とその手段について説明する。Ａ／Ｄ変換器６．７の
ＭＳＢ出力は、局部発振器１６の発振位相が入力信号の
絶対位相に一致していれば、次の表に示すようになる。

デコード回路９は、これらのＭＳＢを線形に変換するも
のであり、いわゆるグレイ符号・ストレートバイナリ−
符号変換回路である。ここで局部発振器１６の発振位相
の制御は、象限の区別を行なっていないために９０６毎
に４つの不定状態をとる。

この不定状態の影響を無くすために、上記入力信号Ａに
含まれている無変調期間等により、局部発振器１６の位
相状態を検知し、ストレートバイナリ−符号に変換され
たＡ／Ｄ変換器６のＭＳＢ出力つまりデコード回路９の
出力に補正値を加算してやればよい。これらの作用は、
位相誤差検出回路２８及び２ビツト加算器１１により得
られる。

これにより局部発振器１６自体の発振位相を切換えなく
てもＱＰＳＫ信号を復調することができる。位相誤差検
出回路２８は、所定シーケンスのフレーム同期検出出力
を用いて、入力信号中に含まれる基準位相から再生キャ
リア（０°、９０°、１８０°、２７０６）を検出する
回路であり、その検出出力により、２ビツト加算器１１
の加算値を決定する。

次にキャリア同期確立の検出方法について説明する。

この検出は、上記したＱＰＳＫ復調出力及び１２８相Ｐ
ＳＫ復調出力により、基準パターンの有無を検出するこ
とで達成できる。今、変調位相を仮に４５°と２２５°
に限定した基準パターンが送られるちとすると、そのパ
ターンは第７図に示す位相平面上で、図示の黒の星印お
よび白の星印の位置に相当する。第７図において、円周
上の数値は、上記１２８相ＰＳＫ復調出力の値（２進数
）Ｄである。

低Ｃ／Ｎ及びキャリア引込み過程において上記基準シー
ケンス（パターン）の検出は、第７図のα−β間にスレ
ッシュホールドを設け、信号りを２値化した後、パター
ン比較を行なって検出すればよい。

第６図においては、１２８相デコ一ド回路１２の出力り
のうち必要なビットを、２値化ゲート回路２９に導き、
更にこの出力をキャリア同期確立検出回路３０に入力す
ることで同期確立判定を行なっている。１２８相デコ一
ド回路１２は、ｔａｎ　ｊθ回路８からの０°〜９０°
の範囲内のデータと、ＱＰＳＫ復調出力から判定できる
象限情報とを用いて１２８相復調信号りを得ている。キ
ャリア同期確立検出回路３０で基準パターン検出を行な
うことで得られた同期確立出力は、キャリア再生用ＰＬ
Ｌフィードバック選択回路１３に供給され、ＰＬＬのル
ープ帯域や利得を切換えるのに利用され、キャリア再生
用ＰＬＬの動作をより安定な状態にする。更に同期確立
出力は、第６図に示す信号処理回路３１にも供給され、
信号処理回路３１が、＝　　１０　− １２８相復調信号りは信頼できるものであることを判定
するのに利用される。

（発明が解決しようとする問題点） 上記した装置においては、キャリア引込み過程において
、位相誤差検出回路２８が誤動作した場合、誤ってキャ
リア同期確立状態と見なすことがある。これは、２ビツ
ト加算器１１の出力を象限情報として１２８相デコ一ド
回路１２が利用しているからである。とくに基準パター
ンが１個おきに交番するような信号フォーマットが入力
した場合は、上記誤動作状態から抜は出せなくなる。

低Ｃ／　Ｎ、状態やキャリア引込み過程においては、位
相誤差検出回路２８の誤動作が発生しやすく、例えば第
８図に示す状態が生じたとすると、つまりＩ軸（同相）
、Ｑ軸（直交）の復調軸が完全に９０″ずれた状態が発
生したとすると、本来ならば基準パターンを検出すべき
ではないのに、他の信号を基準パターンとして検出し、
キャリア同期確立状態として判断してしまう。また、基
準信号を１個おきに反転させて伝送してフレーム同期を
取るような信号フォーマット（映像信号等の伝送に良く
採用される）が入力した場合、キャリア引込み過程で離
調周波数が基準パターンの挿入間隔に一致すると、先の
基準信号が安定して検出され、誤動作状態を抜出せなく
なり、システム上重大な欠陥となる。

そこでこの発明は、キャリア同期確立判定の誤動作を低
減することができ、安定した判定を得るデジタル位相復
調回路を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明は、多相ＰＳＫ復調出力の一部を用いて基準パ
ターンを検出する手段を構成する２値化ゲート回路に対
して、２値化スレツシヨールド値を、位相平面で非対称
にするように新たなゲート回路をもけるものである。

（作用） 上記の手段により、本システムで同期確立判定のための
基準パターンを識別する場合、１２８相ＰＳＫ復調出力
の一部の２値化スレツシヨールドレベルは例えば第２図
に示すようになり、非対称であることからキャリア引込
み過程における基準シーケンスに誤り検出を防ぐことが
でき、安定かつ正確なキャリア同期確立の判定を行なう
ことができる。

（実施例） 以下この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、ＱＰＳＫ信号と１
２８相ＰＳＫ信号とが時分割多重して伝送された位相変
調波を復調する装置である。この発明の回路は、第６図
で示した回路に比べて、異なる部分は、２値化ゲート回
路４０の部分で有り、他の部分は第６図の回路と同じで
ある。従って、同じ部分には第６図と同一符号を付して
第１図の説明に代えて異なる部分を中心に説明すること
にする。

先にも説明したように、キャリア再生用ＰＬＬ及びフィ
ードバック選択回路１３は、所定のタイミングで、ＰＬ
Ｌが閉ループとなるように制御され、ｔａｎ　’θ回路
８からの基準信号を受付け、電圧制御型の局部発振器１
６を制御するための制御信号を得るように動作する。従
ってこのキャリア再生用ＰＬＬ及びフィードバック選択
回路１３に対しては、閉ループ形成タイミングを与える
信号が必要である。更に、低Ｃ／Ｎ受信状態やキャリア
引込み過程においては、キャリアＰＬＬのためのループ
利得やループ帯域を制御するための情報が必要である。

ループ利得やループ帯域を制御するためには、システム
が同期状態を確立しているか否かを判別し、同期が確立
するまでは引込み範囲を広くし、また同期が確立したら
引込み範囲を狭くすればシステムの安定性が得られる。

また、同期が確立していないときにループ利得を高くす
ると発振等の現象を生じるので、同期引込みの途中は利
得を抑え、同期が確立したら応答性を良くするために利
得をあげる法がよい。このような動作を得るためには、
同期確立判定信号が必要であり、この情報は、キャリア
同期確立検出回路３０から与えられる。

本発明は上記のキャリア同期確立判定信号を得る経路の
構成に特徴を有するものである。すなわち、１２８相デ
コ一ド回路１２の復調出力りの内、ＭＳＢ及びその下位
の２ビツトは、２値化ゲート回路４０に供給される。

２値化ゲート回路４０は、例えば下位２ビツトを入力と
するアンド回路４１、このアンド回路４１の出力とＭＳ
Ｂを入力とするイクスクルーシブオア回路４２と、アン
ド回路４１の出力とＭＳＢを入力とするアンド回路４３
と、アンド回路４３の出力とイクスクルーシブオア回路
４２の出力を入力とするオア回路４４とを備え、このオ
ア回路４４の出力をキャリア同期確立検出回路３０に供
給している。

上記２値化ゲート回路は、第２図に太い線で示すα′−
β′にスレッショールドレベルを有し、位相平面上で、
非対称なスレッショールドレベルとなる。そして位相領
域Ｅ１の信号が入力したときはハイレベル“Ｈ”を出力
し、位相領域Ｅ２の信号が入力したときはローレベル“
Ｌ″を出力する。

このように位相平面上で非対称なスレッショールドレベ
ルを有する２値化ゲート回路４０を設けることにより、
従来のような問題は生じなくなる。

即ち第３図に示すように、復調軸Ｉ、Ｑが９０゜ずれた
としても、黒の三角印の位置の交番信号が入力したとし
ても、従来の如くこの信号を２値化することはない。

この発明は上記実施例に限定されるものではなく、第４
図（ａ）、第５図（ａ）に示すように構成してもよい。

なお同図はこの発明の要部のみの他の実施例を示してい
る。

第４図の実施例は、２値化ゲート回路４０を、アンド回
路４１、イクスクルーシブオア回路４２、インバータ５
０、アンド回路５１．５３、オア回路５２．５４で構成
している。この回路のスレッショールドレベルは、位相
平面で示すと、同図（ｂ）に示すα゛−β′線で示す位
置となる。

第５図（ａ）の実施例は、論理回路を用いずに始めから
リードオンリーメモリ６０を用いた例である。このメモ
リのスレッショールドレベルは、位相平面で示すと、例
えば同図（ｂ）に示すα′−β−線で示す位置となるが
、メモリを交換するか又はスレッショールドレベルの異
なるメモリを複数容易しておき選択的に使用する場合に
便利である。

なお上記の説明では、キャリア再生用ＰＬＬフィードバ
ック選択回路に対して同期確立を知らせる情報を得るた
めに使用する２値ゲート回路を説明したが、このような
使用目的に限らず、２値化出力を得る回路としては各種
の箇所に使用できるもので有る。

［発明の効果］ 以上説明したようにこの発明は、キャリア同期確立判定
の誤動作を低減することができ、安定した判定を得るデ
ジタル位相復調回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図、第
３図はこの発明の回路の動作例を説明するのに示した位
相平面図、第４図はこの発明の他の実施例を示す回路図
とその動作特性を示す位相平面図、第５図もこの発明の
他の実施例を示す回路図とその動作特性を示す位相平面
図、第６図は従来のデジタル位相復調回路を示す図、第
７図。 第８図は第６図の回路の動作を説明するのに示した位相
平面図である。 １・・・９０°移相回路、２．３・・・同期検波回路、
４．５・・・低域フィルタ、６．７・・・Ａ／Ｄ変換器
、８・・・ｔａｎ　４θ回路、９・・・デコード回路、
１１・・・２ビツト加算器、１２・・・１２８相デコ一
ド回路、１３・・・キャリア再生用ＰＬＬフィードバッ
ク選択回路、１４・・・Ｄ／Ａ変換器、１５・・・低域
フィルタ、１６・・・局部発振器、２５・・・デジタル
遅延寒波回路、２７・・・基準パターン検出回路、２８
・・・位相誤差検出回路、３０・・・キャリア同期確立
検出回路、３１・・・信号処理回路、４０・・・２値化
ゲート回路。 出願人代理人　弁理士　鈴江武彦 豐ｈν殻鹸

Claims (1)

【特許請求の範囲】
1. （１）絶対位相を有するＭ（Ｍは整数）ＰＳＫ波と２相
   変調に限定された同期ワードが時分割多重された入力信
   号を互いに直交する位相の検波軸の再生キャリアでそれ
   ぞれ同期検波する同期検波手段と、検波軸の異なる各同
   期検波出力をデジタル信号に変換するアナログデジタル
   変換手段と、各アナログデジタル変換出力の各最上位ビ
   ットを除く各下位ビット出力を用いて前記入力信号の位
   相を０°から９０°範囲で表わした復調出力を得る手段
   と、前記各最上位ビット出力を用いて、前記第１の復調
   出力の象限情報出力を得る第２の復調手段と、前記第１
   、または第２の復調手段の復調出力若しくは双方の復調
   出力を用いてデコードした出力を２値化する２値化ゲー
   ト手段と、前記２値化された復調信号を用いて前記同期
   ワードを検出する検出手段と、前記同期ワードの確立的
   又は連続的検出によりキャリア確立状態を示す手段とを
   有し、前記２値化ゲート手段は、これに入力された信号
   のスレッシュホールドを位相平面において非対称にする
   手段を設けたことを特徴とするデジタル位相復調回路。