JPS632194A

JPS632194A - メモリの出力バツフア回路

Info

Publication number: JPS632194A
Application number: JP61145737A
Authority: JP
Inventors: Keisuke Ishio; 石尾　圭介; Shigeo Araki; 茂生荒木; Kazuo Watanabe; 和雄渡辺
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-06-21
Filing date: 1986-06-21
Publication date: 1988-01-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野Ｂ１発明の概要Ｃ３従来技術［第３図コＤ０発明が解決しようとする問題点［第４、′！ｊＩＪ５図］Ｅ１問題点を解決するための手段Ｆ０作用Ｇ、実ｈ１例［第１図、第２図］Ｈ９発明の効果（Ａ、産業上の利用分野）本発明はメモリの出力バッファ回路、特に高速のデータ
読み出しができるようにした新規な出力バッファ回路に
関する。

（Ｂ、発明の概要）本発明は、メモリの出力バッフ７回路において、出力バッファ回路の出力をそれの後段の回路のスレッシ
ュホールド電圧と略等しい電圧に保とうとするバイアス
回路を設け、イコライズ信号が生じたときそのバイアス
回路を動作させるようにしたものであり、従って、アドレスが遷移したときはそれに伴って生じた
イコライズ信号によってバイアス回路が動作し出力バッ
ファ回路にデータ信号が入力されるに先立って出力バッ
ファ回路の出力電圧が後段の回路のスレッシュホールド
電圧と略等しい値にされる。そして、イコライズ信号が
消失したときはバイアス回路が動作不能になり、その後
出力バッファ回路にデータイ工号に入力したときそのス
レッシュホールド電圧からそのデータ信号に対応した電
圧になる。従って、読み出し可能な状態になるのに要す
る時間を短くすることができる。

（Ｃ，従来技術）［第３図］第３図はスターティックＲＡＭの従来の出力バッファ回
路を示すものである。同図において、ａはセンスアンプ
で、図示しないメモリセルから読み出したデータ信号を
増幅する。ｂはセンスアンプａの出力を反転するインバ
ータ、Ｃは出方バッファ回路で、コンプリメンタリＭＯ
Ｓインバータ回路からなる。Ｑｐは該インバータ回路を
構成するＰチャンネルＭＯＳＦＥＴ、Ｑｎは同じくＮチ
ャンネルＭＯＳＦＥＴである。コンプリメンタリＭＯＳ
インバータは−・般に５Ｖ（あるいは６Ｖ）の電源電圧
を受けて動作する。また、メモリの後段の論理回路とし
て出力バッファ回路の出力端子に接続される回路にはＴ
ＴＬが多い。そして、ＴＴＬのスレッシュホールド電圧
ｖｔｈは−・般に１．５Ｖに設定されている。ＣＪｉ４
１は出力バッファ回路の負荷側の容量である。

（Ｄ、発明が解決しようとする問題点）［第３図、第４
図］ところで、出力バッファ回路の電源電圧は上述したよう
に一般に５■であり、第４図に示すように出力が「ハイ
」のときというのは出力電圧が５■になり、出力が「ロ
ウ」のときというのは出力電圧がＯｖになる。そして、
その電源電圧Ｖｃｃの２分の１の電圧というのは２．５
ｖであり、後段の回路のスレッシュホールド電圧ｖｔｈ
が２．５ｖであればデータが「ロウ」から「ハイ」に切
換るとさとその逆に「ハイ」から「ロウ］に切換るとさ
との変化に要する時間を互いに同じでしかも比較的短か
な時間に無理なくできる。

しかしながら、上述したように出力バッファ回路の後段
の回路としてＴＴＬが接続される場合が多く、そのＴＴ
Ｌのスレッシュホールド電圧ｖｔｈは一般に１．５Ｖに
設計されている。従って、出力バッファ回路の出力が「
ロウ」から「ハイ」に切換ねるに要する時間というのは
出力電圧がＯｖから１．５■まで変化するに要する時間
である。それに対して、出力バッファ回路の出力が「ハ
イ」から「ロウ」に切換ねるに要する時間というのは出
力電圧が５ｖから１，５Ｖまで変化するに要する時間で
ある。従って、出力がｒロウ」から「ハイ」に切換ねる
に要する時間は短くすることができても「ハイ」から「
ロウ」に切換ねる要する時間は短くすることは難しい。

そして、出力バッファ回路の読み出し時間というのは短
い方によってではなく長い方によって決定されるので、
結局、メモリの出力バッファ回路の電源電圧の２分の１
の値と後段の回路のスレッシュホールド電圧ｖｔｈとが
一致していない場合従来においてはそのことが出力バッ
ファ回路の読み出し時間を長くする大きな原因となって
いた。

そのため、コンプリメンタリＭＯＳインバータを構成す
るＮチャンネルＭＯ３ＦＥＴＱｎの駆動能力を高めるよ
うにすることも検討された。というのは、出力が「ハイ
」の状態から「ロウ」の状態に切換えるというのは負荷
側の容量Ｃ２に充電された電荷をＮチャンネルＱｎによ
って放電することであり、ＮチャンネルＱｎによって放
電をより迅速に行うこととすれば読み出し時間を短くす
ることができるからである。しかしながら、そのように
すると非常に大なな問題が生じる。第５図はその問題点
を説明するためのものであり、この図に従って問題点を
説明する。同図において、ｄはメモリが形成されたＩＣ
で、ｌ’Ａ　Ｉ　Ｃｄの一部に出力バッファ回路Ｃも存
在している。ｅはＩＣｄを収納するパッケージで、樹脂
からなる。ところで、ＩＣｄの電源端子、アース端子は
コネクトワイヤ、リードを通してパッケージｅの外部に
導出され、ソケット、プリント配線基板の配線を通じて
電源の陽極、陰極に接続されている。従って、ＩＣｄの
電源端子、アース端子と、電源の陽極、陰極（真正なア
ース）との間には小さいとはいえインダクタンスＬが介
在する。Ｌｌ、ＬｌはＩＣｄの電源端子、アース端子と
パッケージｅの外部リードとの間のインダクタンス、Ｌ
３、Ｌ４はそのリードと電源の陽極、陰極（アース）と
の間のインダタンスであり、ＬｌとＬ３の和、そしてこ
こで問題となるＬｌとＬ４の和は一般には３０〜４０ｎ
Ｈである。３０〜４０ｎＨは一般には無視できる程度の
小さな値であるが、ＭＯＳＦＥＴＱｎでコンデンサＣλ
を急激に放電するようにした場合には無視できない逆起
電力を発生し、その結果、ＭＯＳＦＥＴＱｎのソースの
レベルがアースよりもその逆起電力の分高くなる。その
逆起電力ΔＶは次式で表される。

ΔＶ−Ｌ−Ｎ−ｄｉ／ｄｔこの式において、Ｌ：Ｌ２＋Ｌ４、Ｎ；出力端子に接続
されるボートの数、であり、ここで、実際に数値をこの
式をあてはめてみる。しは前述の平均をとり３５ｎＨ，
Ｎはｌの場合、４の場合、８の場合があるが、最悪のケ
ースでどうなるかが問題なので８とし、ｄｉは４０ｍＡ
が常識的な値であるので０．０４、ｄｔは出力バッファ
回路の読み出し時間が５ｎｓ程度であるので５ｎｓとす
る。すると、逆起電力ΔＶは約１ｖにも達する。

即ち、駆動能力を高めたＭＯＳ　Ｆ　ＥＴＱ　ｎによっ
て負荷容量ＣＩＬを高速放電すると浮遊インダクタンス
Ｌ２、Ｌ４によって１ｖもの逆起電力が発生し、ＭＯＳ
ＦＥＴＱｎのソースはアースよりも！■も高い電位にな
る。従って、アドレス信号を受けるアドレスバッファ回
路を構成するＮチャンネルＭＯ５ＦＥＴＱｎ’のソース
も電位が１ボルト上ることになる。ところで、メモリの
前段も一般にＴＴＬ回路であることが多く、アドレス信
号ニツイテはＶＩＬ＝０．６Ｖ、ＶＩＨ＝Ｓ、４Ｖと設
定されており、２．４Ｖでもメモリは「ハイ」として処
理できなければならない。また、ＭＯＳＦＥＴＱｎ’の
スレッシュホールド電圧ｖｔｈは約１ｖ位である。しか
るに、ＭＯＳＦＥＴＱｎ’のソースがＩＶも高くなると
２，４ｖの電圧がゲートに加わった場合、そのゲート・
ソース間電圧は１．４ｖにしかならない。すなわち、ｖ
ｔｈを（ｆｆｉか０．４ｖＭえる値しかゲート・ソース
間に加わらないことになる。従って、ＭＯＳＦＥＴＱｎ
’の駆動能力が実質的に低くなるだけでなく、アドレス
信号（現在「ハイ」）に対応した状態を保つことすら容
易でなくなり、誤動作しやすいという問題をもたらす。

従フて、出力バッファ回路Ｑｎの駆動能力を大きくして
負荷容量に対する放電速度を非常に高くすることにより
読み出し速度を速くしようとすることは好ましいことで
はない。

そこで本発明は、出力バッファ回路を構成するトランジ
スタの駆動能力を特に高めることなく読み出し速度を速
くすることを目的とするものである。

（Ｅ、問題点を解決するための手段）本発明メモリの出力バッファ回路は上記問題点を解決す
るため、出力バッファ回路の出力をそれの後段の回路の
スレッシュホールド電圧と略等しい電圧に保とうとする
バイアス回路と、イコライズ信号が生じたときそのバイ
アス回路を動作させるスイッチング手段とを備えたこと
を特徴とするものである。

（Ｆ、作用）本発明メモリの出力バッファ回路によれば、アドレスが
遷移したときはそれに伴って生じたイコライズ信号によ
ってバイアス回路が動作し出力バッファ回路にデータ信
号が人力されるに先立って出力バッファ回路の出力電圧
が後段の回路のスレッシュホールド電圧と略等しい値に
される。そして、イコライズ信号が消失したときはハ“
イアス回路が動作不能になり、その後出力バッファ回路
にデータ信号か人力したときそのスレッシュホールド電
圧と略しい電圧からそのデータ信号に応じた電圧に出力
電圧が変化する。従って、データ信号に対応した電圧に
なるのに要する時間を短かくすることができる。

（Ｇ、実施例）［第１図、第２図］以下、本発明メモリの出力バッファ回路を図示実施例に
従って詳細に説明する。

第１図は本発明出力バッファ回路の一つの実施例を示す
回路図である。同図において、１はアドレス信号を受け
るアドレスバッファ、２はアドレスデコーダ、３はメモ
リ回路、４はメモリ回路３から読み出したデータ信号を
増幅するセンスアンプ、５はアドレス信号の遷移を検出
するアドレストランディッションデテクタ、６が本発明
の一実施例である出力バッファ回路である。ＯＲはオア
回路で、アドレストランディッションデテクタ５からの
イコライズ信号とアウトプットディセーブル信号とを受
ける。ＩＮＶＩは第１のインバータで、センスアンプ４
の出力を反転する。ＮＯＲはノア回路で、第１のインバ
ータＩＮＶＩの出力と上記ノア回路ＮＯＲの出力とを受
ける。Ｉ　ＮＶ２は第２のインバータで、オア回路ＯＲ
の出力を反転する。ＮＡＮＤはナンド回路で、上記第１
のインバータＩＮＶ１の出力と第２のインバータＩＮｖ
２の出力とを受ける。

Ｑｌ、Ｑｌは出力バッファ回路６の本体を成すコンプリ
メンタリＭＯＳインバータを構成するＭＯＳＦＥＴで、
ＱｌがＰチャンネルＭＯＳＦＥＴ　、　Ｑ　２　カＮ　
チｗ　’、ｔネルＭＯ５ＦＥＴである。

ＭＯＳＦＥＴＱｌは上記ナンド回路ＮＡＮＤの出力によ
り駆動され、ＭＯＳＦＥＴＱ２は上記ノア回路ＮＯＲの
出力により駆動される。

Ｑ３、Ｑ４はスイッチング用ＭＯＳＦＥＴで、Ｑ３がＮ
チャシネ／ｌ／ＭＯＳＦＥＴ、Ｑ４がＰチャンネルＭＯ
ＳＦＥＴであり、次に述べるバイアス回路に印加する電
源電圧をスイッチングする。

Ｑ５、Ｑ６はバイアス回路を構成するＭＯＳＦＥＴで、
Ｑ５がＮチャンネルＭＯＳＦＥＴ、Ｑ６がＰチ゛ヤンネ
ルＭＯ５ＦＥＴであり、これ等のドレインどうしそして
ゲートどうしが互いに接続され、そしてゲートとドレイ
ンとの間も接続され、更にその接続点はＭＯＳＦＥＴＱ
ｌ、Ｑｌからなるインバータの出力端子に接続されてお
り、この出力端子に次段のＴＴＬ回路（図示しない）が
接続される。このＭＯＳＦＥＴＱ５、Ｑ６は出力端子の
レベルを後段のＴＴＬ回路の入力スレッシュホールト電
圧である１、５Ｖに略等しくできるように設計されてい
る。

上記ＭＯ３ＦＥＴＱ３　（即ち、ＭＯＳＦＥＴＱ５とア
ースとの間に接続されたスイッチング用ＮチャンネルＭ
Ｏ３ＦＥＴ）は上記オア回路ＯＲの出力によりル制御さ
れ、ＭＯＳＦＥＴＱ４　（即ち、ＭＯＳＦＥＴＱ６と電
源端子との間に接続されたスイッチング用Ｐチャンネル
ＭＯ５ＦＥＴ）は上記第２のインバータｒＮＶ２の出力
により制御される。

次に、出力バッファ回路６の動作を第２図に示すタイム
チャートに従って説明する。

イコライズ信号が発生していない状態のときは、上記オ
ア回路ＯＲの出力は「ロウ」であり、それを反転する第
２のインバータＩＮＶ２の出力は「ハイ」である。従フ
て、ＭＯＳＦＥＴＱ３、Ｑ４は共にカットオフ状態に保
たれ、ＭＯＳＦＥＴＱ５、Ｑ６からなるバイアス回路は
動作し得す、バイアス回路は出力バッファ回路６の出力
電圧に何等の３９９も与えない。また、ＭＯＳＦＥＴＱ
ｌを駆動するナンド回路ＮＡＮＤのセンスアンプ４から
のデータ信号を受ける方と反対側の入力端子はｒハイ」
になり、ＭＯＳＦＥＴＱ２を駆動するノア回路ＮＯＨの
センスアンプ４からのデータ信号を受ける方と反対側の
入力端子は「ロウ」になり、いずれもデータ信号を反転
してＭＯＳＦＥＴＱ　１、Ｑｌを駆動する状態である。

従って、ＭＯＳＦＥＴＱｌ、Ｑｌからなるインバータも
センスアンプ４から出力されたデータ信号の内容に応じ
た状態に保たれている。

ところで、アドレス信号が変化すると、その組数ｎ５ｅ
ｃ遅れてアドレストランディッションデテクタ５からイ
コライズ信号が発生し、メモリ回路２０ビツト線、デー
タ線をイコライズする。また、出力バッファ回路６のス
イッチング用ＭＯ３ＦＥＴＱ３、Ｑ４が導通状態になる
。というのは、ＮチャンネルＭＯ３ＦＥＴＱ３のゲート
は「ハイ」になり、ＰチャンネルＭＯ５ＦＥＴＱ４のゲ
ートはｒロウ」になるからであり、Ｑ３、Ｑ４が共にオ
ンすると、ＭＯ５ＦＥＴＱ５、Ｑ６からなるバイアス回
路が動作可能になる。そして、前述のとおり、ＭＯＳＦ
ＥＴＱ５、Ｑ６は出力バッファ回路６の出力端子のレベ
ルをＴＴＬ回路の入力スレッシュホールド電圧ｖｔｈと
等しいレベルである１、５ｖに保つように設計（特にゲ
ート長、ゲート幅等の設計）が為されているので、バイ
アス回路の働きによって出力端子は迅速に１．５Ｖにさ
れる。そのとき、ＭＯＳＦＥＴＱ５あるいはＱ６がその
増幅機能を充分に発揮してより迅速に出力端子を１．５
ｖの電位にする働きをする。というのは、仮に出力バッ
ファ回路６の出力が「ロウ」のときにアドレスの遷移が
あったとすると、ＭＯＳＦＥＴＱ５、Ｑ６のゲートは当
初Ｏｖであり、その状態でスイッチング用ＭＯＳ　Ｆ　
ＥＴＱ３、Ｑ４が導通するからＭＯ３ＦＥＴＱ５のゲー
ト・ソース間電圧はＯＶとなりＭＯＳＦＥＴＱ５がオフ
するのに対してＭＯＳＦＥＴＱ６のゲート・ソース間電
圧は５Ｖ（実際はそれより低い）にもなり、ＭＯＳＦＥ
ＴＱ６は強く駆動される。

従って、深くゲートバイアスされたＭＯＳ　Ｆ　ＥＴＱ
６を通じて負荷容量Ｃ１がきわめて急速に充電される。

そして、その負荷容量Ｃ２の電位が１゜５Ｖに近づく程
ＭＯＳＦＥＴＱ６に対するゲートバイアスが浅くなり、
出力端子が１．５ｖに落ちつくことになる。

また、逆に出力バッファ回路６の出力が「ハイ」のとき
にアドレスの遷移があったとすると、ＭＯＳＦＥＴＱ５
、Ｑ６のゲートの電位は当初５Ｖであり、ソノ状態でＭ
ＯＳＦＥＴＱ３、Ｑ４が導通すると今度はＭＯ３ＦＥＴ
Ｑ５が約５■のゲート・ソース間電圧を受けて強く駆動
され、負荷界πＣＪ２を高速放電する。そして、その負
荷容量Ｃ２の端子電圧が１．５Ｖに近づく程ゲートバイ
アスが浅くなり、出力端子の電位は１．５ｖになるとそ
こに落ち着く。即ち、このバイアス回路は普通の抵抗分
圧回路からなるバイアス回路等とは異なり、コンプリメ
ンタリＭＯＳインバータで構成したので、端子電圧が５
ｖあるいはＯｖになっている負荷容量ＣＩ！、を、その
端子電圧と所望の電圧である１、５ｖとの差の電圧によ
って駆動能力が高められたＭＯ３ＦＥＴＱ５あるいはＱ
６によってディスチャージあるいはチャージするので非
常に速く出力端子を所望の電圧（１，５Ｖ）にできる。

具体的にはイコライズ信号が立ち下がるまでに、換言す
ればイコライズ期間中に出力バッファ回路６の出力電圧
を１．５ｖにしておくことができる。

そしてバイアス回路を構成するコンプリメンタリＭＯＳ
インバータは入出力間が短絡され、出力が人力に負帰還
されるようになっているので、しきい値電圧、チャンネ
ル長等のデバイスパラメータに若干のバラツキがあった
としてもこのバイアス回路の出力電圧はその所望の電圧
（１，５Ｖ）に比較的正確に落ち着き、バイアス回路に
よるバイアス電圧は安定である。

尚、イコライズ期間中においてはＭＯＳＦＥＴＱｌのゲ
ートが「ハイ」になり、ＭＯＳＦＥＴＱｌのゲートが「
ロウ」になるのでＭＯＳＦＥＴＱｌ、Ｑ２が共にオフ状
態（謂わばアウトプットディセーブル状態）を保つ。

イコライズ信号が立ち下がると、ＭＯＳＦＥＴＱ３、Ｑ
４は共にオフ状態になりＭＯ５ＦＥＴＱ５、Ｑ６からな
るバイアス回路は動作不能になり出力端子の電位に対し
て何等影習を及ぼし得ない状態になる。また、ＭＯＳＦ
ＥＴＱｌ、Ｑ２はセンスアンプ４からの新しいデータ信
号に対応した状態になる。その結果、出力電圧はその新
しいデータ信号に対応した電圧になるべく変化を開始す
る。そして、その開始時点における出力端子の電位はＴ
ＴＬの入力スレッシュホールド電圧Ｖｔｈ　（１，５Ｖ
）と略等しいのでイコライズ信号の立ち下がり後間もな
く出力か「ハイ」になる場合は１．５■より高い電圧に
なり、逆に「ロウ」になる場合は１．５■よりも低い電
圧になる。即ち、イコライズ信号が立ち下がると間もな
くＴＴＬ回路において「ハイ」か「ロウ」かの識別が可
能になる。

この点について従来の場合と第１図に示す回路の場合と
を比較すると、従来の場合はイコライズ信号の立ち下が
り後出力バッファ回路の出力電圧がｏｖ又は５ｖから新
たなデータ信号に対応した電圧になろうとして１，５Ｖ
をよぎる（読み出し可能になる）にはｔ２の時間がかか
る。それに対して、第１図に示す回路の場合イコライズ
信号の立ち下がり後すぐに新たなデータ信号に対応した
状態になり得るので、従来の場合よりもｔ２の時間だけ
早い時点で読み出しが可能になる。従って、高速化が可
能になる。

尚、イコライズ信号によって一時的にデータが壊れた状
態、即ち、出力バッファ回路６の出力電圧がメモリの内
容を示していない状態が生じるが、データホールドタイ
ム（アドレス遷移がｔじてから例えば５ｎｓの期間）の
経過後であれば−・時的にそのような状態が生じても差
し支えがないようにシステムが組まれており、しかも、
イコライズ信号はデータホールドタイム経過後に立ち上
るので全く問題は生じない。

尚、上記実施例においては出力バッファ回路がＣｕＯ２
Ｉ　Ｃにより構成されていたが、ＮＭＯＳＩＣにより出
力バッファ回路を構成したものにも本発明を適用するこ
とができる。また、本発明はスターティックＲＡＭの出
力バッファ回路のみならずメモリー般の出力バッファ回
路に適用することができる。

（Ｈ，発明の効果）以上に述べたように、本発明メモリの出力バッファ回路
は、互いに゛直列に接続された一対の電界効果トランジ
スタからなり、出力から入力へ負帰還がかかるようにさ
れ、出力バッファ回路の出力端子を出力バッファ回路の
後段のスレッシュホールド電圧と略等しい値に保とうと
するバイアス回路と、イコライズ信号により制御されイ
コライズ信号が生じたとき上記バイアス回路に対する電
源電圧の印加を許容してそのバイアス回路を動作させる
スイッチング手段を備えたことを特徴とする。

従って、本発明メモリの出力バッフ７回路によれば１、
アドレスが遷移したときはそれに伴って生じたイコライ
ズ信号によってバイアス回路が動作し出力バッファ回路
にデータ信号が人力されるに先立って出力バッファ回路
の出力電圧が後段の回路のスレッシュホールド電圧と略
等しい値にされる。そして、イコライズ信号が消失した
ときはバイアス回路が動作不能になり、その後出力バッ
ファ回路にデータ信号に入力したときそのスレッシュホ
ールド電圧からそのデータ信号に応じた電圧がデータ信
号に対応した電圧になるのに要する時間を短くすること
ができる。しかもバイアス回路は増幅素子である電界効
果トランジスタにより構成されるのて、出力バッファ回
路の出力電圧を果トランジスタの増幅機能を利用して迅
速に行うことができる。しかもバイアス回路は、電界効
果トランジスタによるインバータの出力を入力側に負帰
還するようにしてなるので、電界効果トランジスタのデ
バイスパラメータに若干のバラツキがあってもバイアス
電圧を所望の電圧に安定させることができる。

【図面の簡単な説明】

第１図及び第２図は本発明メモリの出力バッファ回路の
一つの実施例を説明するためのもので第１図は回路図、
第２図はタイムチャート、第３図は従来例を示す回路図
、第４図は第３図に示す回路のタイムチャート、第５図
は従来の出力バッファ回路を構成するＭＯＳ　Ｆ　ＥＴ
の駆動能力を高めて高速化を図ろうとした場合に生じる
問題点を説明するための回路図である。符合の説明Ｑ３、Ｑ４・・・スイッチング手段、Ｑ５、Ｑ６・・・バイアス回路。出　願　人　　ソニー株式会社代理人弁理士　　　尾　　川　　秀　　昭・第４図：諸

Claims

【特許請求の範囲】

（１）互いに直列に接続された一対の電界効果トランジ
スタからなり、出力から入力へ負帰還がかかるようにさ
れ、出力バッファ回路の出力端子を出力バッファ回路後
段のスレッシュホールド電圧と略等しい値に保とうとす
るバイアス回路と、イコライズ信号により制御され該イ
コライズ信号が生じたとき上記バイアス回路に対する電
源電圧の印加を許容してそのバイアス回路を動作させる
スイッチング手段を備えたことを特徴とするメモリの出力バッファ回路