JPS632198A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
- Publication number
- JPS632198A JPS632198A JP61145800A JP14580086A JPS632198A JP S632198 A JPS632198 A JP S632198A JP 61145800 A JP61145800 A JP 61145800A JP 14580086 A JP14580086 A JP 14580086A JP S632198 A JPS632198 A JP S632198A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- memory cell
- bit line
- cell array
- signal
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野〕
この発明は、ダイナミック型ランダムアクセスメモリ（
以下「ダイナミック型ＲＡＭＪという）の改良に関する
ものであり、特に、ダイナミックＲＡＭの低消費電力化
に関するものである。
以下「ダイナミック型ＲＡＭＪという）の改良に関する
ものであり、特に、ダイナミックＲＡＭの低消費電力化
に関するものである。
［従来の技術］
半導体記憶装置としてのダイナミック型ＲＡＭの開発に
おいては、大容量化と動作時の消費？ＩＩ流の低減が重
要な課題になっている。このうちの消費電流の低減化の
！！！案として、従来知られている技術の一例が、雑誌
「電子材料Ｊ１９８６年１月号第１月号に開示されてい
る。以下に、この発明の理解を助けるために、上記雑誌
に開示の内容をもとに、従来技術について説明をする。
おいては、大容量化と動作時の消費？ＩＩ流の低減が重
要な課題になっている。このうちの消費電流の低減化の
！！！案として、従来知られている技術の一例が、雑誌
「電子材料Ｊ１９８６年１月号第１月号に開示されてい
る。以下に、この発明の理解を助けるために、上記雑誌
に開示の内容をもとに、従来技術について説明をする。
Ｍ３図、ｖｊ４４図および第５図は、従来のダイナミッ
ク型ＲＡＭのメモリセルアレイブロック構成図およびそ
の動作タイミングを示す図である。
ク型ＲＡＭのメモリセルアレイブロック構成図およびそ
の動作タイミングを示す図である。
第３図は、たとえば、１Ｍビットダイナミック型ＲＡＭ
のメモリセルアレイブロック構成図である。１Ｍビット
のダイナミック型ＲＡＭでは、ＲＡＯ〜ＲＡ９のローア
ドレス１０ピツトおよびＣＡＯ−ＯＡ９のコラムアドレ
ス１０ピツトにより、１Ｍビット分のアドレスデコード
を行なう。
のメモリセルアレイブロック構成図である。１Ｍビット
のダイナミック型ＲＡＭでは、ＲＡＯ〜ＲＡ９のローア
ドレス１０ピツトおよびＣＡＯ−ＯＡ９のコラムアドレ
ス１０ピツトにより、１Ｍビット分のアドレスデコード
を行なう。
たとえば、ローアドレスＲＡＳ−０の場合、メモリセル
アレイブロック＃１．＃１ ＋、＃３．＃３−、＃５．
＃５−、＃７．＃７−が選択され、ＲＡＳ−１の場合は
、同じく、＃２．＃２−、＃４、＃４−、＃６．＃６−
、＃８．＃ＥＭが選択されることになる。
アレイブロック＃１．＃１ ＋、＃３．＃３−、＃５．
＃５−、＃７．＃７−が選択され、ＲＡＳ−１の場合は
、同じく、＃２．＃２−、＃４、＃４−、＃６．＃６−
、＃８．＃ＥＭが選択されることになる。
第４図には、各メモリセルアレイブロックの詳細が、ブ
ロック＃１．＃２を例にとって示されている。また、第
５図には、第４図の回路の動作タイミングが示されてい
る。
ロック＃１．＃２を例にとって示されている。また、第
５図には、第４図の回路の動作タイミングが示されてい
る。
第４図を参照して、メモリセルアレイブロック＃１．＃
２は、それぞれ、６４Ｋ （−１Ｍ／１６）ビット分の
メモリセルアレイを有し、これらは、？！数のビット線
対、複数のビット線対と交差する複数のワード線および
これらの交差点に配置されたメモリセルからなっている
。第４図は、このような構成のうち、コラムデコーダ〜
メモリセルアレイ＃１〜メモリセルアレイ＃２に至るビ
ット線１対分の詳細が示されている。第４図の回路は、
ビット線電位の検知および増幅に２段階センス方式が用
いられている。
２は、それぞれ、６４Ｋ （−１Ｍ／１６）ビット分の
メモリセルアレイを有し、これらは、？！数のビット線
対、複数のビット線対と交差する複数のワード線および
これらの交差点に配置されたメモリセルからなっている
。第４図は、このような構成のうち、コラムデコーダ〜
メモリセルアレイ＃１〜メモリセルアレイ＃２に至るビ
ット線１対分の詳細が示されている。第４図の回路は、
ビット線電位の検知および増幅に２段階センス方式が用
いられている。
第４図に示すようなキャパシタセル方式のダイナミック
型ＲＡＭの場合、ビット線に現われる信号電圧は、メモ
リセル容量とビット線浮遊容ｌ比で決まり、これが大ぎ
いと信号電圧が小さくなり、センスアンプの動作マージ
ンが小さくなる。このため、第４図の回路では、ビット
線対を２分割し、その両方にセンスアンプを設けている
。
型ＲＡＭの場合、ビット線に現われる信号電圧は、メモ
リセル容量とビット線浮遊容ｌ比で決まり、これが大ぎ
いと信号電圧が小さくなり、センスアンプの動作マージ
ンが小さくなる。このため、第４図の回路では、ビット
線対を２分割し、その両方にセンスアンプを設けている
。
より詳しく言えば、第４図において、ＢＬＯ−。
ＢＬＯ−はメモリセルアレイブロック＃１に属するビッ
ト線対、ＢＬＯ，ＢＬＯはメモリセルアレイブロック＃
２に属するビット線対であり、両者はトランスフ？ゲー
１−ＱＴＯ，ＱＴＯを介して接続されている。トランス
ファゲートＱＴＯ，ＱＴ０にはビット線トランスファ信
号φＴが入力される。ＳＡ１．ＳＡ２は、それぞれ、ビ
ット線対Ｂ１０”、ＢＬＯ−またはＢＬＯ，ＢＬＯの電
位の検知および増幅をするセンスアンプである。また、
ビット線対ＢＬ０．８ＬＯの端はゲートＱＣＯ。
ト線対、ＢＬＯ，ＢＬＯはメモリセルアレイブロック＃
２に属するビット線対であり、両者はトランスフ？ゲー
１−ＱＴＯ，ＱＴＯを介して接続されている。トランス
ファゲートＱＴＯ，ＱＴ０にはビット線トランスファ信
号φＴが入力される。ＳＡ１．ＳＡ２は、それぞれ、ビ
ット線対Ｂ１０”、ＢＬＯ−またはＢＬＯ，ＢＬＯの電
位の検知および増幅をするセンスアンプである。また、
ビット線対ＢＬ０．８ＬＯの端はゲートＱＣＯ。
ＱＣＯを介してデータ線Ｉ１０．１／−０に接続され、
これらＱＣＯ，ＱＣＯはコラムデコーダの出力Ｃ８Ｏに
より選択される。ざらにまた、φ、。
これらＱＣＯ，ＱＣＯはコラムデコーダの出力Ｃ８Ｏに
より選択される。ざらにまた、φ、。
、φ、２は、それぞれ、センスアンプＳＡ１．ＳＡ２の
活性化信号である。
活性化信号である。
次に、第５図に従って、第４図の回路の動作について説
明をする。
明をする。
＋） ＲＡＳ−０の場合
この場合は、メモリセルアレイブロック＃１が選択され
、メモリセルアレイブロック＃１中のツー８゛纏が１本
選択状態となり、立ち上がる。これにより、選択された
メモリセルから信号電圧がビット線上に現われる。次に
、信号φ５．が立ち上がって、センスアンプＳＡ１が活
性化され、ビット線対ＢＬＯ−，ＢＬＯ−の電位が検知
、増幅される。このとき、信号φＴは“Ｌ ＩＩレベル
であり、トランスファゲートＱＴＯ，ＱＴＯは非導通状
態であるので、ビット線浮遊容量は、ビット線対Ｂ１０
−、ＢＬＯ−とビット線対ＢＬＯ，ＢＬＯとが接続され
ている場合に比べて１／２になっており、ビット線対上
に現われる信号電圧はほぼ２倍となり、センスアンプの
読出動作マージンが増している。
、メモリセルアレイブロック＃１中のツー８゛纏が１本
選択状態となり、立ち上がる。これにより、選択された
メモリセルから信号電圧がビット線上に現われる。次に
、信号φ５．が立ち上がって、センスアンプＳＡ１が活
性化され、ビット線対ＢＬＯ−，ＢＬＯ−の電位が検知
、増幅される。このとき、信号φＴは“Ｌ ＩＩレベル
であり、トランスファゲートＱＴＯ，ＱＴＯは非導通状
態であるので、ビット線浮遊容量は、ビット線対Ｂ１０
−、ＢＬＯ−とビット線対ＢＬＯ，ＢＬＯとが接続され
ている場合に比べて１／２になっており、ビット線対上
に現われる信号電圧はほぼ２倍となり、センスアンプの
読出動作マージンが増している。
この後、信号φＴが“Ｈ”レベルになり、ビット線対Ｂ
ＬＯ−、ＢＬＯ−、！＝ビット線対ＢＬＯ。
ＬＯ−、ＢＬＯ−、！＝ビット線対ＢＬＯ。
ＢＬＯとが接続されると、ビット線対ＢＬＯ−。
ＢＬＯ−の電位がビット線対ＢＬＯ，ＢＬＯ側へ伝達さ
れる。この後、信号φ、２が立ち上がって、センスアン
プＳＡ２が動作し、ビット線対ＢＬＯ。
れる。この後、信号φ、２が立ち上がって、センスアン
プＳＡ２が動作し、ビット線対ＢＬＯ。
ＢＬＯ（７）？を位カヒット線対ＢＬＯ−，ＢＬＯ−（
７）電位に従って“Ｈ゛°゛し′°いずれがのレベルに
なる。
７）電位に従って“Ｈ゛°゛し′°いずれがのレベルに
なる。
この後、ｆｊ号ＣＡＳが立ち下がって、コラムアドレス
がラッチされ、コラムデコーダが動作すると、コラムア
ドレスに対応するデコーダ出力のみが“Ｈルーベルとな
り、たとえばＣ５Ｏが“Ｈ＋ｔレベルになると、ビット
線対ＢＬＯ，ＢＬＯとデータ線１１０．１７′Ｏとが接
続され、データ線対Ｉ１０．Ｉ１０にデータが瑛われる
。このデータに従って、外部データ出力□ｏｕｔが生じ
る。
がラッチされ、コラムデコーダが動作すると、コラムア
ドレスに対応するデコーダ出力のみが“Ｈルーベルとな
り、たとえばＣ５Ｏが“Ｈ＋ｔレベルになると、ビット
線対ＢＬＯ，ＢＬＯとデータ線１１０．１７′Ｏとが接
続され、データ線対Ｉ１０．Ｉ１０にデータが瑛われる
。このデータに従って、外部データ出力□ｏｕｔが生じ
る。
ｉｉ） ＲＡＳ−１の場合
この場合は、メモリセルアレイブロック＃２、すなわち
、コラムデコーダに近い側のブロックが選択される。こ
のとぎは、ｉ）の場合と同様に、メモリセルアレ１′ブ
ロツク＃２がセンス動作を行なうが、これは、コラムデ
コーダに近い側のブロックであるので、メモリセルアレ
イブロック＃１は何ら動作づる必要がなく、したがって
、信号φ丁は゛Ｌ″゛レベルのまま、信号φ８．も“Ｌ
”レベルのままである。これにより、ビット線対８ＬＯ
−、ＢＬＯ−はプリチャージ状態（電位ＶＰ＆）のまま
となる。
、コラムデコーダに近い側のブロックが選択される。こ
のとぎは、ｉ）の場合と同様に、メモリセルアレ１′ブ
ロツク＃２がセンス動作を行なうが、これは、コラムデ
コーダに近い側のブロックであるので、メモリセルアレ
イブロック＃１は何ら動作づる必要がなく、したがって
、信号φ丁は゛Ｌ″゛レベルのまま、信号φ８．も“Ｌ
”レベルのままである。これにより、ビット線対８ＬＯ
−、ＢＬＯ−はプリチャージ状態（電位ＶＰ＆）のまま
となる。
以上の説明から既に明らかであるが、第５図において、
点線の信号タイミングは、ＲＡＳ−０の場合を示し、実
線の信号タイミングはＲＡＳ−１の場合を示している。
点線の信号タイミングは、ＲＡＳ−０の場合を示し、実
線の信号タイミングはＲＡＳ−１の場合を示している。
さらに、第５図のようなタイミングで信号を出力する回
路は、たとえば第６図に示すような回路で突環できる。
路は、たとえば第６図に示すような回路で突環できる。
以上説明したＩ ）ＲＡＳ−０の場合、１ｉ）ＲＡＳ−
１の場合は、それぞれ、メモリセルアレイブロック＃１
およびメモリセルアレイブロック＃２の動作を説明した
ものであるが、メモリセルアレイブロック全体の動作を
考えると、次のようになる。すなわち、第３図より明ら
かなとおり、１）ＲＡＳ−０の場合は、メモリセルアレ
イブロック＃４．＃４’、＃８．＃８−が非動作状態、
１ｉ）ＲＡＳ−１の場合は、メモリセルアレイブロック
＃１．＃１ ′、＃５．＃５”が非動作状態、となり、
いずれの場合も、メモリセルアレイブロック全体のうち
、１／４は非動作状態となり、したがって、ビット線に
ｔａから供給されるビット線充放１ｍ流は、すべてのメ
モリセルブロックが動作する場合に比べて３／４となる
。これにより、メモリチップの動作時の消費電流を低減
できるという利点がある。
１の場合は、それぞれ、メモリセルアレイブロック＃１
およびメモリセルアレイブロック＃２の動作を説明した
ものであるが、メモリセルアレイブロック全体の動作を
考えると、次のようになる。すなわち、第３図より明ら
かなとおり、１）ＲＡＳ−０の場合は、メモリセルアレ
イブロック＃４．＃４’、＃８．＃８−が非動作状態、
１ｉ）ＲＡＳ−１の場合は、メモリセルアレイブロック
＃１．＃１ ′、＃５．＃５”が非動作状態、となり、
いずれの場合も、メモリセルアレイブロック全体のうち
、１／４は非動作状態となり、したがって、ビット線に
ｔａから供給されるビット線充放１ｍ流は、すべてのメ
モリセルブロックが動作する場合に比べて３／４となる
。これにより、メモリチップの動作時の消費電流を低減
できるという利点がある。
［発明が解決しようとする問題点１
次に、上述した従来例の問題点について述べる。
たとえば、上記１）ＲＡＳ−０の場合、メモリセルアレ
イブロック＃２に属するビット線対ＢＬ０．８１０も動
作することが必要である。これは、ビット線対ＢＬ０，
８ＬＯをビット線対ＢＬＯ−。
イブロック＃２に属するビット線対ＢＬ０．８１０も動
作することが必要である。これは、ビット線対ＢＬ０，
８ＬＯをビット線対ＢＬＯ−。
８ＬＯ−とデータ線対Ｉ１０．Ｉ１０との接続に使用し
ているためである。しかしながら、この動作は、通常の
読出、書込動作の場合には必要であるが、メモリセルデ
ータのリフレッシュのみを行なうリフレッシュサイクル
では全＜ｌＩｍのない動作である。したがって、上記従
来例では、リフレッシュサイクル時に、動作不要なブロ
ック、すなわち全体の１、−’ ４にわたる動作不要な
ブロックが動作していることになり、これにより、不必
要に消費“電流が増大していることになる。
ているためである。しかしながら、この動作は、通常の
読出、書込動作の場合には必要であるが、メモリセルデ
ータのリフレッシュのみを行なうリフレッシュサイクル
では全＜ｌＩｍのない動作である。したがって、上記従
来例では、リフレッシュサイクル時に、動作不要なブロ
ック、すなわち全体の１、−’ ４にわたる動作不要な
ブロックが動作していることになり、これにより、不必
要に消費“電流が増大していることになる。
以上のように、従来のダイナミック型ＲＡ Ｍは、リフ
レッシュサイクル時に不要に動作ツるメモリセルアレイ
ブロックを含んでおり、リフレッシュサイクル時の消Ｖ
！電流が大きいという問題点があった。
レッシュサイクル時に不要に動作ツるメモリセルアレイ
ブロックを含んでおり、リフレッシュサイクル時の消Ｖ
！電流が大きいという問題点があった。
この発明は、このような問題点を解消するためになされ
たもので、リフレッシュサイクル時の消費電流を低減す
ることのできるダイナミック型ＲＡＭを得ることを目的
とする。
たもので、リフレッシュサイクル時の消費電流を低減す
ることのできるダイナミック型ＲＡＭを得ることを目的
とする。
［問題点を解決するための手段］
この発明は、複数のメモリセルならびにワード線および
ビット線を有し、１つのコラムデコーダに接続されるビ
ット線対が分割された構造を持つダイナミック型ＲＡ
Ｍにおいて、 リフレッシュサイクル時には、分割されたビット線対の
うち、リフレッシュ動作が必要なメモリセルに接続され
た部分のみが動作し、他の部分は非動作状態（プリチャ
ージ状態）を保つようにしたものである。
ビット線を有し、１つのコラムデコーダに接続されるビ
ット線対が分割された構造を持つダイナミック型ＲＡ
Ｍにおいて、 リフレッシュサイクル時には、分割されたビット線対の
うち、リフレッシュ動作が必要なメモリセルに接続され
た部分のみが動作し、他の部分は非動作状態（プリチャ
ージ状態）を保つようにしたものである。
［作用］
この発明における内部リフレッシュクロックは、リフレ
ッシュサイクル時にのみ、リフレッシュ動作が不要なメ
モリセルアレイブロックの動作を禁止するようにセンス
系を制御する。
ッシュサイクル時にのみ、リフレッシュ動作が不要なメ
モリセルアレイブロックの動作を禁止するようにセンス
系を制御する。
［発明の実施例］
以下、この発明の一実施例を図について説明する。
第１図に、この発明の一実施例に係るダイナミック型Ｒ
ＡＭの動作タイミング図を示し、第２Ａ図および第２Ｂ
図には、第１図に示す各タイミング信号を出力するため
の回路例を示す。なお、第１図の動作タイミングで動作
するメモリセルアレイ自体の構成は、第３図および第４
図に示す従来のものと同様である。
ＡＭの動作タイミング図を示し、第２Ａ図および第２Ｂ
図には、第１図に示す各タイミング信号を出力するため
の回路例を示す。なお、第１図の動作タイミングで動作
するメモリセルアレイ自体の構成は、第３図および第４
図に示す従来のものと同様である。
第１図において、点線はＲＡＳ−０の場合を示し、実線
はＲＡＳ−１の場合を示している。第１図のタイミング
は、公知のリフレッシュモードの１つであるＣＡＳビフ
ォアＲＡＳリフレッシュサイクルの場合を示している。
はＲＡＳ−１の場合を示している。第１図のタイミング
は、公知のリフレッシュモードの１つであるＣＡＳビフ
ォアＲＡＳリフレッシュサイクルの場合を示している。
ＣＡＳの立ち下がりがＲＡＳの立ち下がりより早い場合
、これにより、リフレッシュモードが始まり、内部信号
ＲＥＦが“Ｈ″レベルなる。信号ＲＥＦの発生回路例を
、第２Ａ図に示す。このとき、ＲＡＳ立ち下がり時には
、外部入力アドレスＲＡＳではなく、内部に備えられた
リフレッシュアドレスカウンタのアドレス（Ｑｉ 、＋
−０〜８）がラッチされ、対応するローアドレスのメ
モリセルデータがリフレッシュされる。つまり、この場
合において、従来例におけるＲＡＳ−０，１によるメモ
リブロックの選択は、ＲＡＳを０８とするだけで、全く
同様に行なわれる。
、これにより、リフレッシュモードが始まり、内部信号
ＲＥＦが“Ｈ″レベルなる。信号ＲＥＦの発生回路例を
、第２Ａ図に示す。このとき、ＲＡＳ立ち下がり時には
、外部入力アドレスＲＡＳではなく、内部に備えられた
リフレッシュアドレスカウンタのアドレス（Ｑｉ 、＋
−０〜８）がラッチされ、対応するローアドレスのメ
モリセルデータがリフレッシュされる。つまり、この場
合において、従来例におけるＲＡＳ−０，１によるメモ
リブロックの選択は、ＲＡＳを０８とするだけで、全く
同様に行なわれる。
動作するが、従来例のように、これに追随してメモリセ
ルアレイブロック＃２が動作する必要は全くない。した
がって、この場合に、信号φｒｔ３よび信号φｓ２は“
Ｌ′°レベルのままである。こうすることにより、メモ
リセルアレイブロック＃２は動作せず、したがって、ビ
ット線対ＢＬＯ，ＢＬＯはプリチャージ状態（電圧ＶＦ
Ｒ）を保つ。
ルアレイブロック＃２が動作する必要は全くない。した
がって、この場合に、信号φｒｔ３よび信号φｓ２は“
Ｌ′°レベルのままである。こうすることにより、メモ
リセルアレイブロック＃２は動作せず、したがって、ビ
ット線対ＢＬＯ，ＢＬＯはプリチャージ状態（電圧ＶＦ
Ｒ）を保つ。
今述べた考え方を、第３図に示すようなメモリセルアレ
イ全体について述べると、次のようになる。すなわち、
リフレッシュサイクル時には、＋＞ ０８−０の場合
は、 メモリセルアレイブロック＃２．６２′、＃４゜＃４−
．＃６． ＃６−、＃８．＃８−が非ｖＪ作状態、 ｉｉ） Ｑ ｇ＝ １の場合は、 メモリセルアレイブロック＃１．＃１ ′、＃３゜＃３
−、＃５．＃５−、＃７．＃７−が非動作状態、 となり、いずれの場合も、メモリセルアレイブロック全
体のうち１／２が非動作状態となる。したがって、ビッ
ト線の充放’！？ｌｔ流は、メモリセルアレイブロック
全体が動作する場合の１／２となり、ノーマルモードサ
イクルの場合の２／３に低減できる。よって、リフレッ
シュサイクル時には、消費電流をノーマルモードサイク
ル時よりさらに低減することが可能である。
イ全体について述べると、次のようになる。すなわち、
リフレッシュサイクル時には、＋＞ ０８−０の場合
は、 メモリセルアレイブロック＃２．６２′、＃４゜＃４−
．＃６． ＃６−、＃８．＃８−が非ｖＪ作状態、 ｉｉ） Ｑ ｇ＝ １の場合は、 メモリセルアレイブロック＃１．＃１ ′、＃３゜＃３
−、＃５．＃５−、＃７．＃７−が非動作状態、 となり、いずれの場合も、メモリセルアレイブロック全
体のうち１／２が非動作状態となる。したがって、ビッ
ト線の充放’！？ｌｔ流は、メモリセルアレイブロック
全体が動作する場合の１／２となり、ノーマルモードサ
イクルの場合の２／３に低減できる。よって、リフレッ
シュサイクル時には、消費電流をノーマルモードサイク
ル時よりさらに低減することが可能である。
なお、既に述べたように、第１図のタイミングの信号を
出力する回路例を、第２Ｂ図に示している。
出力する回路例を、第２Ｂ図に示している。
上記実施例では、リフレッシュサイクルは、ＣＡｓビフ
ォアＲＡＳリフレッシュの場合を示したが、これは、他
のリフレッシュ制御方式、たとえば、外部リフレッシュ
制＠信号入力によるもの、または、応答リフレッシュ方
式のように成る一定の周期に内部発生信号によりリフレ
ッシュを行なう方式のもの、その他の方式のものにも同
様に適用できることを指摘しておく。したがって、リフ
レッシュ制御方式は問わず、この発明の技術的思想を適
用することができる。
ォアＲＡＳリフレッシュの場合を示したが、これは、他
のリフレッシュ制御方式、たとえば、外部リフレッシュ
制＠信号入力によるもの、または、応答リフレッシュ方
式のように成る一定の周期に内部発生信号によりリフレ
ッシュを行なう方式のもの、その他の方式のものにも同
様に適用できることを指摘しておく。したがって、リフ
レッシュ制御方式は問わず、この発明の技術的思想を適
用することができる。
［発明の効果］
以上のように、この発明によれば、ダイナミック型ＲＡ
Ｍにおいて、リフレッシュサイクル時に、動作不要なメ
モリセルアレイブロックの動作を禁止することにより、
リフレッシュサイクル時の消費電流を低減することがで
きる。
Ｍにおいて、リフレッシュサイクル時に、動作不要なメ
モリセルアレイブロックの動作を禁止することにより、
リフレッシュサイクル時の消費電流を低減することがで
きる。
第１図は、この発明の一実施例にかかるダイナミック型
ＲＡＭの動作タイミング図である。第２Ａ図および第２
Ｂ図は、第１図の動作タイミングを実現するための信号
発生回路例を示す。第３図は、従来の、およびこの発明
の一実施例に係るダイナミック型ＲＡＭのメモリセルア
レイブロック構成図である。第４図は、第３図に示すメ
モリセルアレイブロックの詳細を示す回路図である。第
５図は、従来のダイナミック型ＲＡＭの動作タイミング
図である。第６図は、第５図のタイミングで信号を出力
する信号発生回路図である。 図において、ＲＥＦはリフレッシュ信号、Ｑｌはカウン
タのカウント値を示す。
ＲＡＭの動作タイミング図である。第２Ａ図および第２
Ｂ図は、第１図の動作タイミングを実現するための信号
発生回路例を示す。第３図は、従来の、およびこの発明
の一実施例に係るダイナミック型ＲＡＭのメモリセルア
レイブロック構成図である。第４図は、第３図に示すメ
モリセルアレイブロックの詳細を示す回路図である。第
５図は、従来のダイナミック型ＲＡＭの動作タイミング
図である。第６図は、第５図のタイミングで信号を出力
する信号発生回路図である。 図において、ＲＥＦはリフレッシュ信号、Ｑｌはカウン
タのカウント値を示す。
Claims (1)
- （１）複数のメモリセルならびにワード線およびビット
線を有し、１つのコラムデコーダに接続されるビット線
対が分割された構造を持つダイナミック型ランダムアク
セスメモリにおいて、リフレッシュモードになったこと
に応答して、リフレッシュ信号を発生するリフレッシュ
信号発生回路と、 前記リフレッシュ信号発生回路により発生されるリフレ
ッシュ信号に基づいてカウント動作をし、リフレッシュ
が必要なメモリセルを順次指定するリフレッシュアドレ
スカウンタ回路と、 前記リフレッシュ信号に応答して、前記リフレッシュア
ドレスカウンタ回路で指定されるメモリセルを含む回路
部分だけをリフレッシュし、他の回路部分はリフレッシ
ュをしない非動作状態（プリチャージ状態）のままに保
つリフレッシュ制御回路とを含むことを特徴とする、ダ
イナミック型ランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145800A JPS632198A (ja) | 1986-06-20 | 1986-06-20 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145800A JPS632198A (ja) | 1986-06-20 | 1986-06-20 | ダイナミツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS632198A true JPS632198A (ja) | 1988-01-07 |
Family
ID=15393442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145800A Pending JPS632198A (ja) | 1986-06-20 | 1986-06-20 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS632198A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177692A (ja) * | 1990-11-09 | 1992-06-24 | Nec Corp | 半導体メモリ装置 |
| US6208065B1 (en) | 1998-04-15 | 2001-03-27 | Minolta Co., Ltd. | Piezoelectric transducer and actuator using said piezoelectric transducer |
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1986
- 1986-06-20 JP JP61145800A patent/JPS632198A/ja active Pending
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