JPS63220320A - シグナル・プロセツサ - Google Patents
シグナル・プロセツサInfo
- Publication number
- JPS63220320A JPS63220320A JP62055702A JP5570287A JPS63220320A JP S63220320 A JPS63220320 A JP S63220320A JP 62055702 A JP62055702 A JP 62055702A JP 5570287 A JP5570287 A JP 5570287A JP S63220320 A JPS63220320 A JP S63220320A
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- 230000015654 memory Effects 0.000 abstract description 50
- 230000006870 function Effects 0.000 abstract description 9
- 238000004364 calculation method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔童業上の利用分野〕
本発明はシグナルプロセッサのＢ＃にアドレスカウンタ
に関する。
に関する。
第２図はシグナルプロセッサの概略構成を示すブロック
図である。第２図において１はプログラム記憶装置（以
下プログラムメモリとする）、２はプログラムメモリ１
のアドレスカウンタであり次番地指定命令の入力がない
限り、順次１ずつカウント・アップする構成となってい
る。３はアドレスカウンタ２の退避レジスタである。４
はデータ記憶装置（以下データメモリとする）、５はデ
ータメモリ４のアドレスレジスタでＡ、Ｂ２つのレジス
タからなる。６は５のアドレスレジスタＡ。
図である。第２図において１はプログラム記憶装置（以
下プログラムメモリとする）、２はプログラムメモリ１
のアドレスカウンタであり次番地指定命令の入力がない
限り、順次１ずつカウント・アップする構成となってい
る。３はアドレスカウンタ２の退避レジスタである。４
はデータ記憶装置（以下データメモリとする）、５はデ
ータメモリ４のアドレスレジスタでＡ、Ｂ２つのレジス
タからなる。６は５のアドレスレジスタＡ。
Ｂを選択するマルチプレクサである。７は乗算器、８．
９は乗算器７に入力するデータを保持するレジスタ１０
は乗算結果を保持するレジスタ、１１は演算器、１２．
１３は演算結果を保持するレジスタである。１４は外部
の記憶装置（以下外部メモリとする）を用いるためのパ
ラレルデータバス、１５Ｆｉ外部メモリのアドレスカウ
ンタである。
９は乗算器７に入力するデータを保持するレジスタ１０
は乗算結果を保持するレジスタ、１１は演算器、１２．
１３は演算結果を保持するレジスタである。１４は外部
の記憶装置（以下外部メモリとする）を用いるためのパ
ラレルデータバス、１５Ｆｉ外部メモリのアドレスカウ
ンタである。
１６は単精度語長のデータバスで種々の命令を実行する
ためのデータが転送される。１７は倍精度語長のデータ
バスで演算器１１への入力データ、演算器１１からの出
力データ、乗算結果保持レジスタ１０の内容の転送に使
用する。単精度語長データバス１６と倍精度語長データ
バスエフは１８地点で接続されている。
ためのデータが転送される。１７は倍精度語長のデータ
バスで演算器１１への入力データ、演算器１１からの出
力データ、乗算結果保持レジスタ１０の内容の転送に使
用する。単精度語長データバス１６と倍精度語長データ
バスエフは１８地点で接続されている。
ディジタル信号処理においては、データとデーータの積
和算が大きなウェイｉ占める。したがっ□て演算精度の
劣化防止のためデータバス１７は乗算結果を切り捨てず
にそのまま転送できるピット長すなわち倍精度のピット
長を持つ。データバス１６のピット長は、データメモリ
４のピット長と同一である。たとえばデータメモリ４の
ピット長を１６ピツト（符号１ピット士データ１５ピッ
ト）とするとデータバス１６は１６ビツトとなる。
和算が大きなウェイｉ占める。したがっ□て演算精度の
劣化防止のためデータバス１７は乗算結果を切り捨てず
にそのまま転送できるピット長すなわち倍精度のピット
長を持つ。データバス１６のピット長は、データメモリ
４のピット長と同一である。たとえばデータメモリ４の
ピット長を１６ピツト（符号１ピット士データ１５ピッ
ト）とするとデータバス１６は１６ビツトとなる。
また１６ビツトのデータと１６ピツトのデータを乗算す
ると３１ビツトのデータ（符号１ビツト十データ３０ビ
ツト）となるためデータバス１７は３１ビツトとなる。
ると３１ビツトのデータ（符号１ビツト十データ３０ビ
ツト）となるためデータバス１７は３１ビツトとなる。
演算器１１、演算結果保持レジスタ１２．１３、乗算器
７、乗算結果保持レジスタ１０も３１ビツトとなる。
７、乗算結果保持レジスタ１０も３１ビツトとなる。
シグナルプロセッサにおけるデータフォーマットは最上
位ピットが符号を示し最上位ピットと１つ下のピットの
間に小数点が存在するが通常である。したがって１８地
点では、単精度語長データバス１６は倍精度語長データ
バス１７の上位ピット部分に接続している。
位ピットが符号を示し最上位ピットと１つ下のピットの
間に小数点が存在するが通常である。したがって１８地
点では、単精度語長データバス１６は倍精度語長データ
バス１７の上位ピット部分に接続している。
シグナルプロセッサによる処理としては、ディジタルフ
ィルタ、ＦＦＴなどがあげられるが、こｔらに必要なデ
ータは、データメモリ４に格納され、演算に必要とされ
る度に、アドレスレジスタ５が指すアドレスのデータ？
転送する。このため、データメモリ４のアドレスレジス
タ５は、ＦＦＴ。
ィルタ、ＦＦＴなどがあげられるが、こｔらに必要なデ
ータは、データメモリ４に格納され、演算に必要とされ
る度に、アドレスレジスタ５が指すアドレスのデータ？
転送する。このため、データメモリ４のアドレスレジス
タ５は、ＦＦＴ。
ディジタルフィルタを高速に処理するための複雑なアド
レス生成を可能にする種々の機能を備えている。たとえ
ば、２つのアドレスレジスタ、モジェロカウント動作（
カウント動作において指定ピット以上へのキャリー伝播
を切断する）、任意ピットに対する動作（±２ｎカウン
トを行う）である。このアドレスレジスタ５ｔｌｊ：、
単精度データバス１６の下位ピットに接続されている。
レス生成を可能にする種々の機能を備えている。たとえ
ば、２つのアドレスレジスタ、モジェロカウント動作（
カウント動作において指定ピット以上へのキャリー伝播
を切断する）、任意ピットに対する動作（±２ｎカウン
トを行う）である。このアドレスレジスタ５ｔｌｊ：、
単精度データバス１６の下位ピットに接続されている。
従来、アドレスレジスタ５のピット長は、データメモリ
４の容量で決定され（例えばデータメモリ４の容１ｙｊ
ｉ１０２４ワードならばアドレスレジスタ５のピット長
は１０ビツトというようＶＣ）でいた。
４の容量で決定され（例えばデータメモリ４の容１ｙｊ
ｉ１０２４ワードならばアドレスレジスタ５のピット長
は１０ビツトというようＶＣ）でいた。
シグナルプロセッサは、内部のメモリが汎用プロセッサ
に比較し１０分の１程度であり、はとんどが外部メモリ
を接続するシステム構成金とる。
に比較し１０分の１程度であり、はとんどが外部メモリ
を接続するシステム構成金とる。
このため第２図、データメモリ４の容量はせいぜい２に
ワードであり、アドレスレジスタ５のピット長も１１
ｂｉｔとなってしまう。上述した従来のアドレスレジス
タは、データバスに対し少ないピット長となっているの
で以下の欠点かある。
ワードであり、アドレスレジスタ５のピット長も１１
ｂｉｔとなってしまう。上述した従来のアドレスレジス
タは、データバスに対し少ないピット長となっているの
で以下の欠点かある。
シグナルプロセッサのアドレスレジスタは、複雑なアド
レス生成を可能にする種々の機能を備えておりさらにア
ドレスレジスタはデータバスに接続されているため、あ
るデータを生成するには、演算器で演算させるよりも、
アドレスレジスタに転送し本来のアドレス生成機能を使
用しデータを生成した方が効率のよい場合が多い。しか
し、アドレスレジスタのピット長がデータバスのピット
長よりも少ない為、アドレス生成機能を使用した効率の
よいデータ生成をするには、データのピット長が限られ
てしまう。
レス生成を可能にする種々の機能を備えておりさらにア
ドレスレジスタはデータバスに接続されているため、あ
るデータを生成するには、演算器で演算させるよりも、
アドレスレジスタに転送し本来のアドレス生成機能を使
用しデータを生成した方が効率のよい場合が多い。しか
し、アドレスレジスタのピット長がデータバスのピット
長よりも少ない為、アドレス生成機能を使用した効率の
よいデータ生成をするには、データのピット長が限られ
てしまう。
例えばデータメモリのあるアドレスの内容をカウンタに
使用する場合、通常アドレスレジスタは２つあるので（
以下アドレスレジスタＡ、アドレスレジスタＢとする）
アドレスレジスタＡでアドレスを指し、アドレスレジス
タＢにデータメモリの内容を転送する。そして命令によ
りアドレスレジスタＢｔ−＋ｘあるいは−１して、その
結果をアドレスレジスタＡが指すデータメモリに再び転
送するという手順になるが、アドレスレジスタＢが１１
ｂｉｔの場合はＯＨ−７ＦＦＨのカウントしかできな
い。７ＦｇＨ以上のカウンタを実現するには、演算器で
＋１または−１の処理をさせなければならない。ところ
がシグナルプロセッサの演算器は倍精度語長となってい
るため、＋１または−ＩＦｉ、倍精度語長のＬＳＨに対
して行なわれる。
使用する場合、通常アドレスレジスタは２つあるので（
以下アドレスレジスタＡ、アドレスレジスタＢとする）
アドレスレジスタＡでアドレスを指し、アドレスレジス
タＢにデータメモリの内容を転送する。そして命令によ
りアドレスレジスタＢｔ−＋ｘあるいは−１して、その
結果をアドレスレジスタＡが指すデータメモリに再び転
送するという手順になるが、アドレスレジスタＢが１１
ｂｉｔの場合はＯＨ−７ＦＦＨのカウントしかできな
い。７ＦｇＨ以上のカウンタを実現するには、演算器で
＋１または−１の処理をさせなければならない。ところ
がシグナルプロセッサの演算器は倍精度語長となってい
るため、＋１または−ＩＦｉ、倍精度語長のＬＳＨに対
して行なわれる。
このため、データメモリの内容など単精度語長のデータ
を＋１または−１するには、演算器への入力後、まず右
１５ｂｉｔシフトを行い、演算器の下位１６ｂｉｔ側に
データを移動してから＋１または一１演算を行い、さら
に左１５ｂｉｔシフトを行いデータメモリに再転送しな
ければならない、シグナルプロセッサは、高速処理が特
に要求されるため、以上述べたことはシステムの性能低
下を招くことになる。
を＋１または−１するには、演算器への入力後、まず右
１５ｂｉｔシフトを行い、演算器の下位１６ｂｉｔ側に
データを移動してから＋１または一１演算を行い、さら
に左１５ｂｉｔシフトを行いデータメモリに再転送しな
ければならない、シグナルプロセッサは、高速処理が特
に要求されるため、以上述べたことはシステムの性能低
下を招くことになる。
本発明のアドレスレジスタは、データバスと同一のピッ
ト長を有している。
ト長を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例である。ＩＦｉデータメモリ、
２けデータメモリ１と同じ語長のデータバス、３．４は
やはりデータメモリ１、データバス２と同じ語長のアド
レスレジスタＡ、Ｂ、５はマルチプＶクサである。デー
タメモリが２０４８ワーードの場合、アドレスレジスタ
Ａ、Ｈのモジェロカウントのデフオールド１直ｔｌｌｂ
ｉｔにすると、本来のアドレスカウンタと全く同一の役
割りをはたす。つまり、アドレスレジスタＡの値が７
ＦＦＨの状態で命令により＋１するとＯＨになる。また
ＯＨの状態で命令により−１すると７ Ｆ Ｆ Ｈにな
る。これに対し七ジェロカウント値を０ｂｉｔにすると
、アドレスレジスタＡの値が７ Ｆ Ｆ Ｈの状態で命
令により＋１すると８００Ｈになる。アドレスレジスタ
Ａの語長が１５ｂｉｔの場合は、ＦＦＦＦＨまで命令に
より＋１できる。モジェロヵウンｌの指定は命令により
行なう。
２けデータメモリ１と同じ語長のデータバス、３．４は
やはりデータメモリ１、データバス２と同じ語長のアド
レスレジスタＡ、Ｂ、５はマルチプＶクサである。デー
タメモリが２０４８ワーードの場合、アドレスレジスタ
Ａ、Ｈのモジェロカウントのデフオールド１直ｔｌｌｂ
ｉｔにすると、本来のアドレスカウンタと全く同一の役
割りをはたす。つまり、アドレスレジスタＡの値が７
ＦＦＨの状態で命令により＋１するとＯＨになる。また
ＯＨの状態で命令により−１すると７ Ｆ Ｆ Ｈにな
る。これに対し七ジェロカウント値を０ｂｉｔにすると
、アドレスレジスタＡの値が７ Ｆ Ｆ Ｈの状態で命
令により＋１すると８００Ｈになる。アドレスレジスタ
Ａの語長が１５ｂｉｔの場合は、ＦＦＦＦＨまで命令に
より＋１できる。モジェロヵウンｌの指定は命令により
行なう。
モジェロカウント値ｔｏにすると、次の手順でＦ Ｆ
Ｆ Ｆ Ｈまでのカウントが可能となる。
Ｆ Ｆ Ｈまでのカウントが可能となる。
まずデータメモリのあるアドレスの内容をカウンタに使
用する。
用する。
（１） アドレスレジスタＡでアドレスを指し、アド
レスレジスタＢにデータメモリの内容を転送する。
レスレジスタＢにデータメモリの内容を転送する。
（２）命令によりアドレスレジスタＢｑ＋１する。
（３）アドレスレジスタＡが指すデータメモリにアドレ
スレジスタＢの内容を転送する。
スレジスタＢの内容を転送する。
したがって従来の
（１） アドレスレジスタＡまたＦｉＢでアドレスを
指し演算器にデータメモリの内容を転送する。
指し演算器にデータメモリの内容を転送する。
（２）演算器の内容を右１５ビツトシフトする。
（３）演算器の内容を＋１する。
（４）演算器の内容全圧１５ピットする。
（５） アドレスレジスタＡまたはＢが指すデータメ
モリに演算器の内容を転送する。
モリに演算器の内容を転送する。
という処理に比較し２ステツプ（２１５）削減可能であ
りデータメモリをカウンタとして使用する場合、その効
果は非常に大きい。
りデータメモリをカウンタとして使用する場合、その効
果は非常に大きい。
〔実施例２〕
４０９６ポイントなどの高次Ｆ Ｆ Ｔを処理する場合
は、データメモリでは容量不足のため、外部メモリを使
用する。しかし外部メモリのアドレスを、 指すアド
レスレジスタには通常は、データメモリのアドレスレジ
スタのような複雑なアドレス生成機能はない。したがっ
て、データメモリのアドレスレジスタの内容を転送しア
ドレス生成機能により（高次ＦＦＴの場合は、特に任意
ピットへのインクリメント機能か有効である）、アドレ
スを生成し、再び外部メモリのアドレスレジスタに転送
するというのが効率のよい方法であるが、外部メモリの
容量は、データメモリの数倍のため従来は、２つのメモ
リのアドレスレジスタのピット数が異なり、上述の効率
的なアドレス生成が不可能だった。しかし、データメモ
リのアドレスレジスタのピット数がデータバスのピット
数と−ｊ−になると、１６ビツトとなり外部メモリの容
量が６４にワードまで、対応できる。６４にワードはシ
グナルプロセッサのシステム構成では十分な容量である
。
は、データメモリでは容量不足のため、外部メモリを使
用する。しかし外部メモリのアドレスを、 指すアド
レスレジスタには通常は、データメモリのアドレスレジ
スタのような複雑なアドレス生成機能はない。したがっ
て、データメモリのアドレスレジスタの内容を転送しア
ドレス生成機能により（高次ＦＦＴの場合は、特に任意
ピットへのインクリメント機能か有効である）、アドレ
スを生成し、再び外部メモリのアドレスレジスタに転送
するというのが効率のよい方法であるが、外部メモリの
容量は、データメモリの数倍のため従来は、２つのメモ
リのアドレスレジスタのピット数が異なり、上述の効率
的なアドレス生成が不可能だった。しかし、データメモ
リのアドレスレジスタのピット数がデータバスのピット
数と−ｊ−になると、１６ビツトとなり外部メモリの容
量が６４にワードまで、対応できる。６４にワードはシ
グナルプロセッサのシステム構成では十分な容量である
。
以上説明したように本発明は、プログラム記憶装置以外
の記憶装置のアドレスを指すレジスタのピット長をデー
タバスのピット長と同一にすることにより、データメモ
リのアドレスレジスタか持つ、種々なアドレス生成機能
を使用し、効率のよいカウント動作、外部メモリのアド
レッシングを可能にする。
の記憶装置のアドレスを指すレジスタのピット長をデー
タバスのピット長と同一にすることにより、データメモ
リのアドレスレジスタか持つ、種々なアドレス生成機能
を使用し、効率のよいカウント動作、外部メモリのアド
レッシングを可能にする。
第１図ｔよ本発明のアドレスレジスタの周辺を示すブロ
ック図である。 １はデータメモリ、２はデータメモリ１と同一語長のデ
ータバス、３．４はデータメモリ１、データバス２と同
一語長のアドレスレジスタＡ、Ｂ。 ５はアドレスレジスタＡ、アドレスレジスタＢ１選択す
るためのマルチプレクサである。 第２図はシグナルプロセッサの概略構成を示すブロック
図である。
ック図である。 １はデータメモリ、２はデータメモリ１と同一語長のデ
ータバス、３．４はデータメモリ１、データバス２と同
一語長のアドレスレジスタＡ、Ｂ。 ５はアドレスレジスタＡ、アドレスレジスタＢ１選択す
るためのマルチプレクサである。 第２図はシグナルプロセッサの概略構成を示すブロック
図である。
Claims (1)
- プログラム記憶装置以外の記憶装置のアドレスを指すレ
ジスタのピット長が、データバスのピット長と同一であ
ることを特徴とするディジタル信号処理専用のプロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055702A JP2674747B2 (ja) | 1987-03-10 | 1987-03-10 | シグナル・プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055702A JP2674747B2 (ja) | 1987-03-10 | 1987-03-10 | シグナル・プロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63220320A true JPS63220320A (ja) | 1988-09-13 |
| JP2674747B2 JP2674747B2 (ja) | 1997-11-12 |
Family
ID=13006222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055702A Expired - Lifetime JP2674747B2 (ja) | 1987-03-10 | 1987-03-10 | シグナル・プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674747B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172078A (ja) * | 1983-03-22 | 1984-09-28 | Fujitsu Ltd | ベクトルプロセッサー装置 |
-
1987
- 1987-03-10 JP JP62055702A patent/JP2674747B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172078A (ja) * | 1983-03-22 | 1984-09-28 | Fujitsu Ltd | ベクトルプロセッサー装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2674747B2 (ja) | 1997-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |