JPS63226151A - 多重パケット通信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 送信系と受信系の双方に、各パケットに付される優先順
位の各々に対応したパケットメモリを備え、第１のパケ
ットの送信中であってもこれを中断させて、さらに優先
順位の高い第２のパケットを先行して送信し、その後第
１のパｉｆソトの残りの部分を送信再開するとともに、
受信系でも第２のパケットを受信したとき、第１のパケ
ットの受信を中断させて第２のパケットを先行して受信
し、その後第１のパケ７）の残りの部分を受信再開する
ことにより、第２のパケットについては即時的に送受可
能とするのみならず、第１のパケットについてはその再
送を不要とし、伝送効率の向１−が図れる。

〔産業上の利用分野〕

本発明はパケット通信システム、特に各々が優先順位を
持つパケットを多重化して送信し、さらにこれを分離し
て受信するバケット通信システムに関する。

各々が優先順位を持つ多重パケット通信においては、優
先順位の高いパケット程、リアルタイムに送受しなけれ
ばならない。また、優先順位の低いパケットについてみ
ると、僅かな待ち時間で送受信が再開されなければなら
ず、その手順もできるだけ筆線なものでなければならな
い。すなわち優先順位を持つ多重パケット通信システム
においては、伝送効率の向トが重要な課題の１つとなる
。

〔従来の技術〕

第１５図は従来の多重パケソ１へ通信システムの概略ブ
ロック図である。本図において、１０は送信系、２０は
受信系であり、これらは上り用の伝送路３０および下り
用の伝送路３１によって接続される。送信系ｌＯにおい
て、入力信号綿１１からのパケットは入力選択部１２に
印加され、送信待行列Ｉ３における非優先側待行列１４
または優先側待行列１５にストアされる。さらに、出力
選択部１６によって、優先または非優先のいずれか一方
のパケットが選択されて伝送路３０に送出される。

受信系２０の受信部２１では、上り用の伝送路３０より
受信したパケットのうち通常のパケット、すなわち非優
先側待行列１４から送信されたパケットを受けてこれを
そのまま出力信号線２２に送出する。

今、送信系１０で優先パケットの送信要求が発生したも
のとすると、この優先パケットは優先側待行列１５にス
トアされ、さらに出力選択部１６により伝送路３０に送
出される。この場合、その優先パケットは、送信中の非
優先パケットに割り込んで送信されることになる。

第１６Ａ図は一般的なパケットフォーマットを示す図で
あり、また第１６Ｂ図は非優先パケットに優先パケット
が割り込んだ場合の従来におけるパケットフォーマット
例を示す図である。第１６Ｒ図は、非優先パケソ］−（
データＤＴｌを含む）の送信途中で、優先パケット（デ
ータＤＴ２を含む）が割り込んだ状態をボし、例えば第
１６Ａ図のパケット（非優先パケット）の一点鎖線のと
ころで割り込んだ状態を示す。そうすると、送信中であ
った非優先パケットは第１６Ａ図に示す完全なフォーマ
ントのパケットとして受信系２０　（第１５図）に送信
されず、フレームチェックシーケンスＦＣ３が欠落した
状態で受信系２０に到達する。そうすると受信部２１　
（第１５図）はＦＣＳエラーを検出し、当該不完全パケ
ット（非優先パケット）を廃棄してしまう。

廃棄された非優先パケットについては、改めてもう一度
送信し直してもらう必要があるため、受信部２１は送信
系１０（第１５図）に対し、下り用の伝送路３１　（第
１５図）を介して再送命令を発し、入力選択部１２（第
１５図）に再送を要求して、当該非優先パケットの通信
を完結する。

〔発明が解決しようとする問題点〕

上述のごとく、従来の多重パケット通信システムでは、
優先順位の高いパケットが、優先順位の低いパケットに
割り込もうとした場合、優先順位の高いパケットのみを
最優先で送信しようとすることから、優先順位の低いパ
ケットは結局廃棄の対象となってしまう。さらにその廃
棄の回復のために再送を行う必要が生じ伝送遅延を生ず
るという問題が生ずる。また、既に送信ずみの情報と同
しものをもう一度送ることから伝送路の利用率、すなわ
ち伝送効率を悪化させてしまうという問題が生ずる。ま
た当然のことながら、入力信号綿１１に比べ出力信号線
２２側で、再送によるパケットの輻較が生じトラフィッ
クの渉滞を増大するという問題が生ずる。特に、これら
の問題は、近年、パケット長が増大する傾向、例えばデ
ータ（ＤＴ）が数１０００バイトからなるという傾向を
鑑みると、益々顕著になる。

本発明は上記諸問題点に鑑みなされたもので、優先順位
の高いパケットは即時的に送信し、この優先順イ☆の高
いパケットにより割り込まれた優先順位の低いパケット
については再送することを要しないようにし、伝送効率
の高い多重パケット通信システムを従供することを目的
とするものである。

ｃ問題点を解決するための手段〕 第１図は本発明に係る多重パケット通信システムの原理
構成を示す図である。本図において、１００は送信系、
２００は受信系であり、これらは伝送路３０によって接
続される。送信系１０（）では、入力信号線１１より供
給されるパケットを−１，ストアする送信側パケットメ
モ１月１０を備える。このバケ・ットには、予め定めた
複数（ｎ）の優先順位の１つか付され、各優先順位に対
応したメモリ（１１０−１、１１０−２・・・１１０〜
ｎ）に書き込まれる。これらメモリ（１１０−１、１１
０−２・・・１１０〜ｎ）から読み出された各パケット
は、フラグ付加回路１２０にて所定のフラグが付加され
たのち、伝送路３０に送出される。

一方、受信系２００には、−上記所定のフラグを識別す
るためのフラグ検出回路２２０が設けられ、検出したフ
ラグに応じて、受信したパケットを、受信側パケットメ
モリ２１０内のいずれかのメモリ（２１０−１、２１０
−２・・・２１０〜ｎ）に書き込む。さらに、これを読
み出して出力信号線２２に送出する。

〔作　用〕

送信系１００で、例えばパケットメモリ１１０内のメモ
リ１１０−１を選択して優先順位の低い第１のパケット
を読み出す場合、フラグ付加回路１２０は通常フラグ（
Ｆ）を付してこれを伝送路３０に送出する。そしてこの
第１のパケットを受信系２００に送信中に、これより優
先順位の高い第２のパケットが入力信号線１１より入力
され、対応するメモリ、例えばメモリ１１０〜ｎに書き
込まれたとすると、送信系１００では上記第１のパケッ
トの送信をその時点で即座に中断し、上記第２のパケッ
トの送信を開始する。このとき、フラグ付加回路１２０
は、この第２のパケットにパケット区切りフラグ（ＩＦ
）を付して伝送路３０に送出する。

受信系２００では、そのＩＦ付きの第２のパケットを受
信すると、フラグ検出回路２２０でそのＩＦを検出し、
これまで受信中の上記の第１のパケットのメモリ２１０
−１への書込みならびに読出しを中断し、その第２のパ
ケットを、対応するメモリ２１０〜ｎに書き込む。さら
にこれを読み出して出力信号線２２に送出する。

送信系１００において、優先順位の高い上記第２のパケ
ットの送信が完了すると、フラグ付加回路１２０にて、
第２のパケットの終端に通常フラグ（Ｆ）を付して伝送
路３０に送出するとともに、中断していた上記第１のパ
ケットの残りの部分を対応のメモリ１１０−１よ／）読
み出し、第２のパケットの終端の通常フラグ（Ｆ）に続
けて送信開始する。

受信系２００では、第２のパケットの終端の通常フラグ
（Ｆ）をフラグ検出回路２２０で検出すると、中断して
いた１記第１のパケットの受信を、その通常フラグ（Ｆ
）に引き続いて再開し、対応するメモリ２１０−１に書
き込む。さらにこれを読み出して出力信号線２２に送出
する。

本発明は以上のような多重パケットの送受信を行うこと
により、優先順位の高い第２のパケットにより割り込ま
れた、優先順位の低い第１のパケットを廃棄したり、再
送要求したりすることなく、第２のパケットの送信終了
待ち時間分の遅延のみで、第１のパケットの送受信を完
了させることができる。このため伝送効率は向上し、ま
た、出力信号線２２でのトラフィックも緩和できる。

〔実施例〕

第２図は本発明に係る多重パケット通信システムの基本
構成を示すブロック図である。本図において、入力信号
線１１より送信側入力選択部１３０にパケットが人力さ
れると、パケットの優先順位■、■・・・０に応じたメ
モリ　１１０−１　、１１０−２　・＝１１０〜ｎに転
送される。この優先順位はリンク設定時に予め設定され
るもので、各パケットのヘッダ（第１６Ａ図のＨ）内の
ヘッダ情報として書き込まれる。

このヘッダ情報は通常ＬＣＮ　（論理チャネル番号）を
含むものである。

入力選択部１３０により選択された、パケットメモリ１
１０内のメモリ、例えば最低順位のメモリ１１０−１に
パケットが転送され、書き込まれたとすると、メモ１月
１０−１からの送信要求が出力制御部１４０に伝達され
る。出力制御部１４０は、送信要求のあったメモリ１１
０−１　と送信側出力選択部１６０とを能動状態にし、
これらを相互に接続せしめる。

一方、出力選択部１６０に接続された当該メモリ１１０
−１から読み出されたパケットは、出力選択部１６０に
転送される。転送されたパケットに対し、フラグ付加回
路１２０は所定のフラグを挿入部１７０にて付加し伝送
路３０に送出する。この場合、通常フラグＦが付加され
る。これらの制御は、出力制御部１４０からの指令によ
りなされる。

さて、ここで優先順位の低い第１のパケットの転送中に
（上記の例の場合、メモ１月１０−１からのパケットの
転送中）、これよりも高い優先順位の第２のパケット、
例えば最優先（◎）のパケットが入力信号線１１より入
力されたとすると、入力選択部１３０を介して、対応の
メモＩ月１０〜ｎに書き込まれる。これと同時に、出力
制御皿部１４０は、中断された第１のパケットの書き込
まれた優先順（■）を記）、０部１５０に記憶する。よ
り高い優先順位を持つ第２のパケットの出現によって、
出力制御部１４０は、現在転送中の第１のパケットの送
信を中断し、記憶部１５０内に記ｔ＃されている優先順
位■のメモリ１１０−１を待合せ状態とするとともに、
フラグ付加回路１２０に、通常フラグＦに代え、パケッ
ト区切りフラグＩＦの発生を指示する。これと同時に、
新たな最優先パケットが書き込まれたメモ１月１０〜ｎ
と出力選択部１６０とを接続する。そして、第１のパケ
ットの中断直後に、パケット区切りフラグＴＦを付加し
受信系に送信し終えるのと同期して、最優先の第２のパ
ケットの送信を開始する。

最優先の第２のパケットの送信が完了すると、出力制御
部１４０の指示により、フラグ付加回路１２０に対し再
び通常フラグＦを発生せしめる。これと同時に、記憶部
１５０に待避中の優先順位（この場合■）を読み出し、
待合せ状態にあったメモリ１１０−１を出力選択部１６
０と再び接続し、その内容（第１のパケット）を、上記
の第２のパケットの終端に付される通常フラグＦの送信
終了に同期して送信再開する。

第３図は本発明に係る多重パケットの伝送フォーマット
例を示す図である。本図に示すとおり、優先順位の低い
第１のパケット（データＤＴＩを含む）に割り込んだ優
先順位の商い第２のパケット（データＤＴ２を含む）は
、その第１のパケットの前半部分（中断前）と後半部分
（中断後）とに挾まれて伝送されることになる。

再び第２図に戻ると、受信系２００では、伝送路３０よ
り入力された上記第１のパケット（低優先順位）の先頭
にあるフラグが通常フラグＦであることを、フラグ検出
回路２２０で検出する。さらに検出した旨を入力制御部
２４０に通知する。

入力制御部２４０は、パケットメモリ２１０の中の対応
するメモリ　（この場合メモリ２１０−１）と入力選択
部２３０とを接続し、当該第１のパケットをメモ＋７２
１０−１内に書き込む。また同時に、入力制御部２４０
は、その優先順位■を受信側記憶部２５０に記憶し、待
避させる。

次に、その第１のパケットの受信中に、フラグ検出回路
２２０がパケット区切りフラグＩＦを検出すると、その
旨を入力制御部２４０に通知する。通知を受けた入力制
御部２４０は、記憶部２５０に記憶された優先順位（こ
の場合■）に対応するメモリ２１０−１を待合せ状態に
し、新たな最優先のパケット（既述の第２のパケット）
に対応するメモリ２１０〜ｎと受信側出力選択部２６０
とを相互に接続する。さらにメモリ２１０〜ｎ内に第２
のパケットを書き込む。

その後、第２のパケットの終端に付された通常フラグＦ
を、フラグ検出回路２２０で検出すると、これを入力制
御部２４０に通知する。通知を受けた人力制御部２４０
は、記憶部２５０内に記憶した優先順位（この場合■）
に対応するメモリ２１０−１を待合せ状態にし、新たな
、優先順位の高いパケット（既述の第２のパケソ日に対
応するメモリ　（この場合２１０〜ｎ）と入力選択部２
３０とを相互に接続する。さらにそのメモリ２１０〜ｎ
にその第２のパケットを書き込む。

その後、第２のパケットの終端に付されたパケット区切
りフラグＩＦを、フラグ検出回路２２０にて検出すると
、その旨を入力制御部２４０に通知する。通知を受けた
入力制御部２４０は記憶部２５０内に待避させておいた
優先順位■を読み出し、対応する待合せ状態のメモリ２
１０−１　と入力選択部２３０とを接続する。これによ
り、第１のパケットの残りの部分の受信が再開される。

かくして、メモリ２１０−１および２１０〜ｎに書き込
まれたパケットは、受信側出力選択部２６０によって択
一的に読み出された後、出力信号１ｉ！２２に送出され
、次段の処理に供される。なお、上述した記憶部１５０
および２５０は、例えばＲＡ　Ｍ　（ＲａｎｄｏｍＡｃ
ｃｅｓｓ　Ｍｅｍｏｒｙ）により構成することができる
。

第４Ａ図は送信系における動作を説明するための状態遷
移図、第４Ｂ図は受信系における動作を説明するための
状態遷移図であり、具体的には出力制御部１４０（第２
図）および入力制御部２４０（第２図）の動作を主とし
て表す。なお、各状態は■〜のにて区分して示す。

第４Ａ図の送信系における出力制御部１４０の状態遷移
図において、先ず■のリセット状態で、外部からのイニ
シャル要求によって回路内部がリセットされ初期状態に
置かれる。

■のアイドル状態で、出力制御部１４０がパケットの送
出可能となり、前段回路よりパケットの送信要求ｌ／要
求２が発生するとパケット転送作業のため次の■の転送
状態に遷移する。

■の転送状態は実際にパケットを伝送路３０に送出中の
状態で、パケット転送終了時にはフラグ送信のために■
のフラグ送信状態に遷移し、より高い優先順位のパケッ
ト送信要求１が来ると■のパケット区切りフラグ状態に
遷移する。

■のフラグ送信状態は、パケットの送信終了を示すフラ
グ転送状態であって、フラグ転送終了後は、多重割込転
送時（要求１と要求２が同時に発生していた場合）の残
りのパケットの転送のために■のパケット区切りフラグ
状態に遷移し、それ以外は■のアイドル状態に移る。

■のパケット区切りフラグ状態は、パケット送信中に優
先順位の高い要求１が発生して、送信中パケットを一時
停止にさせ、要求１のパケットを送るためのパケット区
切りフラグを送信中の状態であって、パケット区切りフ
ラグ送信後は、新しい要求１のパケットを転送するため
にＯの転送状態に遷移する。

次に第４Ｂ図の受信系における入力制御部２４０の状態
遷移図について説明する。

先ず■のリセット状態で前記の送信系の出力制御部１４
０におけるのと同様に初期状態に置かれる。

■のアイドル状態は、入力制御部２４０において、伝送
路３０よりパケットを受信可能となっている状態であっ
て、伝送路３０よりパケット受信の通知を受けると、パ
ケット受信処理のため■のパケット受信状態に移る。

■のパケット受信状態は、実際にパケットを伝送路３０
より受信中の状態であって、パケット受信終了後は、フ
ラグ受信による■のフラグ受信状態への遷移と、パケッ
ト区切りフラグ受信による■のパケット区切りフラグ状
態への遷移がある。

■のフラグ受信状態は、パケットの受信終了を示すフラ
グ受信状態であって、フラグ受信終了後は、多重割込受
信時の残りパケットの受信のため、■のパケット区切り
フラグ状態に遷移し、それ以外は■のアイドル状態に移
る。

■のパケット区切りフラグ状態は、パケット受信中にパ
ケット区切りフラグを受信した場合であり、これを多重
割込みと見なして、要求の高いパケットを受信可能にす
る状態である。パケット区切りフラグ受信後は、要求の
高いパケット受信のために、■のパケット受信状態に遷
移する。

以下、第２図に示した基本構成の具体例を、第１実施例
および第２実施例について説明する。第５図は本発明に
基づく第１実施例に係る送信系を示す回路図、第６図は
本発明に基づく第１実施例に係る受信系を示す回路図で
ある。なお、両図において、前述したのと同様の構成要
素には同一の参照番号を付して示す。

第１実施例（第５および６図）では、パケットメモ１月
１０（第２図）として、ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　
ＦｉｒｓｔＯｕ　ｔ）メモリを用いることを特徴として
おり、第５図においてはパケットメモリ　１１０　、２
１０（第２図）として、ＦＩＦＯメモリ　ＩＩＬＩ　、
　１１１−２　・・・１１１〜ｎが導入され、第６図に
おいてはＦＩＦＯメモリ２１１−１　。

２１１−２・・・２１１〜ｎが導入される。

まず第５図において、入力信号線１１からの入力パケッ
トは、論理チャネル番号（ＬＣＮ）解析部１８０に−リ
ー人力され、送信処理部１９０を経由して、伝送路対応
部に入る。この伝送路対応部（送信処理部１９０の右側
に配置される諸部分）が特に本発明と関連する。すなわ
ら、ＬＣＮ解析部１８０および送信処理部１９０は、通
常のパケット通信にもともと必要とされるものである。

ＬＣＮ解析部１８０は、入力パケットを逐次取り込むシ
フトレジスタ１８２と、シフトレジスタ１８２内にパケ
ットを受信した旨（Ｐ　Ｒ）の通知を受けて所要のタイ
ミング信号を出力する制御回路１８３と、シフトレジス
タ１８２内に論理チャネル番号（ＬＣＮ）がストアされ
たタイミングで、該Ｌ’　ＣＮを取り込む論理チャネル
テーブル１８１と、該テーブル１８１にてそのＬ　ＣＮ
に対応する新たな論理チャネル番号Ｌ　ＣＮ　’を検索
し終えたとき、このＬ　ＣＮ　’を、今人丙申のパケッ
ト内のもとのＬＣＮに書き換えるために所定のタイミン
グでＬＣＮ’を送出するＬＣＮゲート１８４と、Ｌ　Ｃ
Ｎ　’に書き換えるべきタイミングのみ、そのパケット
の該当部分（もとのＬＣＮのビット位Ｗ）をしゃ断する
パケットゲート１８５とからなる。なお、論理チャネル
番号（ＬＣＮ、　ｌ、ＣＮ’）は、既述のとおりヘッダ
（Ｈ）情報の一部をなし、交換局に至るごとに新たなＬ
ＣＮ’に書き換えられるものであって、パケット通信サ
ービスを実施する上で重要な情報の１つをなす。呼設定
において論理チャネルテーブル１８１には入力Ｌ　ＣＮ
　、出力ＬＣＮ（上述のＬ　ＣＮ’）および通信に必要
な情報もセットされる。

本発明に特に関連するイ憂先順位は、その論理チャネル
テーブル１８１内に出力Ｌ　ＣＮと共にセットされる。

なお、各パケットの優先順位は、発呼者から被呼者に至
るまで常に同じであるとは限らず、中継交換局ごとに変
更されることもある。

伝送路対応部に至る前段の送信処理部１９０では、０挿
入とかＦＣ３付加とかを行う。Ｏ挿入とは、データ中に
“ｌ”連続が続くことを防１１−シ、フラグ（例えば“
１１１１１１１０”）とデータとの誤認をなくすピッ１
−操作をいう。ＦＣ３付加は、第３図のフレームチェッ
クシーケンス（Ｆｅ２）の付加である。

さてここで、本発明の主要部である伝送路対応部に入る
。送信処理部１９０を経たパケットは、まず入力選択部
１３０内のシフトレジスタ１３４に入る。

前述した論理チャネルテーブル１８１で更新されたヘッ
ダ（［Ｉ）情報内の優先順位はこのシフトレジスタ１３
４よりデコーダ１３３に伝達される。パケット受信の旨
（Ｐ　Ｒ）の通知を受けた入力制御回路１３１は、この
デコーダ１３３に対し、優先順位をデコードずべきタイ
ミングを指示する。このデコードにより、今入力された
パケットの優先順位に対応するＦＩＦＯメモリ（ｌｌｌ
−１〜１１１〜ｎの１つ）を選択し、これにパケットの
内容を書き込む。すなわち、入力制御回路１３１からの
書込みクロックＷＣを、デコーダ１３３の出力により開
となった１つの書込みクロックゲート１３２を通して、
対応ＦＩＦＯメモリに印加する。各ＦＩＦＯメモリ　１
１１−１〜１１１〜ｎは内向にパケットが書込まれたか
否かを表示するパケット有無信号ＰＥを個別に出力する
。このバケット有無信号ＰＥを受信する出力制御部１４
０は、第５図において出力制御回路１４１　として示さ
れており、記ｔ＃部１５０と出力選択部１６０と挿入部
１７０とに協働する。挿入部１７０はフラグゲート１７
１および１７２からなり、フラグ付加回路１２０をなす
通常フラグ発生器１２１およびパ与ソト区切りフラグ発
生器１２２のいずれか一方の出力を選択する。また出力
選択部１６０は読出しクロックゲート１６１からなり、
出力制御回路１４１からの読出しクロックＲＣをいずれ
か１のＦＩＦＯメモリ　１１１−１〜１１１〜ｎに印加
する。

前述のバケット有無信号ＰＲは出力制御回路１４１によ
って常に監視されており、「パケット無し」のときは通
常フラグ発生器１２１を能動状態とし、伝送路３０に通
常フラグを転送し続ける。一方、パケット有無信号ＰＥ
に、１つまたは複数の１バケット有り」が表示されたと
すると、出力制御回路１４１　は一番高い優先順位のパ
ケットをストアするＦＩＦＯメモリ（１１１−１〜１１
１〜ｎ）からパケットを読み出すべく、読出しクロック
ＲＣを当該ＦＩＦＯメモリに印加する。読み出したパケ
ットは伝送路３０に送出される。このパケットの送出が
終了すると、通常フラグ発生器１２１より通常フラグＦ
を伝送路３０に送出する。もし、さらに送出すべきパケ
ットが、他のＦＩＦＯメモリ（１１１−１”１１１〜ｎ
）に残っていれば、これを引き続き読み出し、伝送路３
０に送出する。

低い優先順位のパケット、例えば優先順位■の第１のパ
ケットをＦＩＦＯメモリ１１１−１より読出し中に、こ
れより置い優先順位の第２のパケット、例えば優先順位
Ｏのパケットが、対応のＦＩＦＯメモリ１１Ｌｎに書込
まれたとする。そうすると、出力制御回路１４１は、パ
ケット有無信号ＰＲとして、さらに高い優先順位（０）
のパケットが存在することを知り、現在読出し中のＦＩ
ＦＯメモリ１１１−１への読出しクロックＲＣを一旦供
給停止する。これと同時に、その読出しを中断された第
１のパケットの優先順位（■）を記憶部１５０に記憶す
る。そして今度は、読出しクロックＲＣを、ＦＩＦＯメ
モリ１１１〜ｎに供給し、第２のパケットの送信を開始
する。このとき出力制御回路１４１　は、フラグゲート
１７２を開とし、パケット区切りフラグＩＦを、その第
２のパケットの先頭に付加する。その後ｍ続して第２の
パケットをＦＩＦＯメモ１月１１〜ｎより伝送路３０に
送出する。

優先順位の高い第２のパケットの送信が完了すると、出
力制御回路１４１はフラグゲート１７１を開とし、通常
フラグＦを該第２のパケットの終端に付加し、第２のパ
ケットの送信終了とする。同時に出力制御回路１４１は
、記憶部１５０をアクセスし、待合せ中の低い優先順位
があるときは、これを読み出し、対応するＦＩＦＯメモ
リ（この場合１１１−１）より、中断されていた第１の
パケットの残りの部分を読み出し、伝送路３０に送出す
る。以下、図を参照して第５図における要部でのバケッ
トフォーマットを説明する。

第７Ａ図は入力信号線１１上でのバケットフォーマット
図、第７Ｂ図はシフトレジスタ１３４の入力でのパケッ
トフォーマット図、第７Ｃ図は優先割込みのない場合の
伝送路３０上におけるパケットフォーマット図、第７Ｄ
図は優先割込み発生時の伝送路３０上におけるパケット
フォーマット図である。第７Ａ図において、ヘッダＨ内
の制御部の一部に優先順位Ｐが書き込まれている。制御
部は他に音声あるいはデータの種別を書き込む。

Ｌ　ＣＮおよびＤＴは既述の論理チャネル番号およびデ
ータ部である。第７Ｂ図において、Ｌ　ＣＮがＬＣＮ’
に書き換えられる。また優先順位Ｐも、論理チャネルテ
ーブル（第５図の１８１）で書き換えられることがある
。第７Ｄ図において、優先順位の高い（例えばＯ）第２
のパケットが、優先順位の低い（例えば■）第１のバケ
ット内に割り込んでいる。

第６図の受信系２００において、伝送路３０からの受信
バケットは、フラグ検出回路２２０をなす通常フラグ検
出器２２１　とバケット区切りフラグ検出器２２２と、
入力選択部２３０の一部をなすシフトレジスタ２３４に
並列に印加される。アイドル状態では伝送路３０上に通
常フラグＦが流れており、その旨が、入力制御部２４０
をなす入力制御回路２４１に通知され、他に起動をかけ
ない。パケ・ノドが伝送路３０より受信されると、フラ
グ検出器２２１からの通常フラグ受信通知ＦＲは停止し
、代わってシフトレジスタ２３４よりバケット受信通知
ＰＲが入力制御回路２４１に伝達される。またこれと同
時に入力選択部２３０をなすデコーダ２３３においてヘ
ッダＨ内の優先順位Ｐ′がデコードされる。このデコー
ドによりＰ′に対応する１つの書込みクロックゲート２
３２（入力選択部２３０をなす）が開となり、入力制御
回路２４１からの書込みクロックＷＣが、受信側パケッ
トメモリ２１０内の対応する１つのＦＩＦＯメモリ　２
１１−１〜２１１〜ｎに供給され、これに今受信したパ
ケットを書き込む。このパケットが既述の第１のパケッ
ト（優先順位■）であれば、１？ＩＦＯメモリ２１１−
１に書き込む。ＦＩＦＯメモリ２１１−１にパケットが
書き込まれると、これよりパケット有無信号ＰＥが１パ
ケット有り」として、入力選択部２４０をなす出力制御
回路２４２に通知され、対応する読出しクロックゲート
２６１（出力選択部２６０をなす）を開とする。これに
より出力制御回路２４２からの読出しクロックＲＣか対
応するＦＩＦＯメモリ　（この場合２１１−１）に供給
され、これよりパケットを読み出して出力信号線２２に
送出する。なお、出力信号線２２の途中にある受信処理
部２９０は第５図の送信処理部１９０に対応し、０挿大
の除去とかＦＣ３の除去を行う。

上記第１のパケットの受信中に、第２のパケット（優先
順位０とする）が割り込んでいるとすると、バケット区
切りフラグ受信通知ＩＦＲが入力制御回路２４１に通知
され、記憶部２５０に、中断さく３５） れた第１のパケットの優先順位（■）を記憶する。

その後、既述の第１のパケットと同一手順で出力信号線
２２に第１のパケットを送出し、その終端の通常フラグ
Ｆが検出器２２１で再び検出されると、記憶部２５０内
の情報（■）をもとにＦＩＦＯメモリ２１１−１への、
第１のパケットの書込みを開始する。

出力制御回路２４２はＦＩＦＯメモリ２１Ｌ１からのパ
ケット有無信号ＰＲが「パケット有り」となっているの
を検出して、該メモリ２１Ｌ１から第１のパケットの残
りの部分を読み出す。これにより中断した第１のパケッ
トの送信が再開される。

上記第１実施例ではパケットメモリとしてＦＩＦＯメモ
リを用いたが、以下に述べる第２実施例ではパケットメ
モリとしてＲＡ　Ｍ　（Ｒａｎｄｏｍ　ＡｃｃｅｓｓＭ
ｅｍｏｒｙ）を用いる。

第ｉ図は本発明に基づく第２実施例に係る送信系を示す
回路図、第９図は本発明に基づく第２実施例に係る受信
系を示す回路図である。なお、既述したものと同一の構
成要素には同一の参照番号または記号を付して示す。

第８図における送信系１００の動作原理は第５図に示し
た第１実施例と基本的に殆ど同と〉である。

全体として、送信処理部１９０の入力端にある論理チャ
ネル番号（ＬＣＮ）解析部１８０と、その出力側にある
伝送路対応部とからなる。このうち伝送路対応部以外（
１８０，１９０）については第１実施例において説明し
たとおりである。

伝送路対応部内における送信側入力選択部１３０は、具
体的に、入力パケットを逐次格納するシフトレジスタ１
３７と、シフトレジスタ１３７にパケットが到着したこ
とにより起動され入力ポインタテーブル部１３５等を制
御する入力制御回路１３６と、ＲＡＭ部１１３へのアド
レスの供給または供給停止を行う書込みアドレスゲート
３８とからなる。これらにより、シフトレジスタ１３７
から送出されたパケットは対応するメモリ領域に逐次書
き込まれる。対応するメモリ領域は入力パケットの優先
順位Ｐ′により定まり、このＰ′もＲＡＭ部１１３に入
力される。

パケットの読出しは、出力制御部１４０をなす出力制御
回路１４３からの制御により、出力選択部１６０をなす
出力ポインタテーブル部１６３からの読出しアドレスを
、読出しアドレスゲート６２を介してＲＡＭ部１１３に
与えることにより行う。出力制御回路１４３は、またフ
ラグ付加回路１２０からの通常フラグＦまたはバケット
区切りフラグＩＦを、フラグゲート１７１または１７２
を制御することにより択一的に出力させる。この点は第
１実施例の場合と全く同じである。

次に第９図の受信系２００についてみると、伝送路３０
の出口にあるフラグ検出回路２２０は第１実施例と同様
に通常フラグ検出器２２４およびバケット区切りフラグ
検出器２２５からなる。入力選択部２３０は、シフトレ
ジスタ２３５、入力制御回路２３６、人力ポインタテー
ブル部２３７および書込みアドレスゲート２３８からな
る。このゲート２３８からのアドレスに従って、シフト
レジスタ２３５内のパケットをＲＡＭ部２１３に書き込
む。このときどのメモリ領域を選択するかは、シフトレ
ジスタ２３５より読み取った優先順位Ｐ′で指定する。

入力制御部２４０は出力制御回路２４４からなり、受信
側出力選択部２６０は、該回路２４４に制御される出力
ポインタテーブル部２６３と、読出しアドレスゲート２
６４とからなり、該ゲート２６４は、ゲート２３８とと
もに人力制御部２４０をなすタイミング回路部２４５に
より開閉制御される。ゲート２６４の開によりアドレス
指定されたＲＡＭ部２１３からはバケットが読み出され
、既述の受信処理部２９０を通して出力信号線２２に送
出される。

第１０図はＲＡＭ部と入力ポインタテーブル部と出力ポ
インタテーブル部の関係を図解的に示す図である。なお
、これらＲＡＭ部、ポインタテーブル部等は送信系１０
０、受信系２００ともに共通である。人力ポインタテー
ブル部１３５（２３７）は優先順位■、■・・・Ｏに対
応する先頭アドレスをストアするとともに、各先頭アド
レスを１ずつインクリメント（加算）し、次の先頭アド
レスに至ると、また元に戻る。したがって、ＲＡＭ部１
１３（２１３）を、各優先順位対応に、ｎ個に分割して
、各メモリ領域ごとにサイクリックに書込みアドレスを
指定することになる。なお、どの優先順位についてアク
セスするかは、後述の入力側優先順位格納レジスタによ
り指定される。

一方、出力ポインタテーブル部１６３（２６３）につい
ても優先順位■、■・・・０に対応する先頭アドレスを
ストアするとともに、各先頭アドレスを１ずつインクリ
メントし、次の先頭アドレスに至ると、また元に戻る。

したがって、ＲＡＭ部１１３（２１３）を、各優先順位
対応に、ｎ個に分割して、各メモリ領域ごとにサイクリ
ックに読出しアドレスを指定することになる。なお、ど
の優先順位についてアクセスするかは、後述の出力側優
先順位格納レジスタにより指定される。また後述するパ
ケット数格納テーブルは、ＲＡＭ部内で、上述のサイク
リックな書込みにより、以前に書き込んだバケットが新
たに入力されたバケットにより上塗りされる（消去され
る）のを防止するために、各分割メモリ領域で許容し得
るパケット数に達したか否かを検出するために用いる。

もしその許容パケット数に達したとすれば、入力バケッ
トの書き込みを−時的に禁止することになる。かくして
、第２実施例のＲＡＭは第１実施例の複数のＦＩＦＯメ
そりと等価に機能することになる。

第１１図は第１０図に図解的に示す構成を実現する詳細
な一回路例を示す図である。したがって第１１図の回路
例も送信系１００と、受信系２００とで共通である。第
１１図の構成は、４つの機能群に大別され、これらの領
域は点線で区分して示す。

また説明の都合上必要な入力制御回路１３６（２３６）
、出力制御回路１４３（２４４）も併せて描いておく。

第１１図の左端が入力側ＩＮ（第８図の人力信号線１１
、第９図の伝送路３０にそれぞれ相当する）であり、第
１１図の右端が出力側ＯＵＴ　（第８図の伝送路３０、
第９図の出力信号線２２にそれぞれ相当する）である。

シフトレジスタ（１？ＥＧ）　１３７（２３５）にバケ
ットが入力されると、バケット受信ＰＲが入力制御回路
１３６（２３６）に通知され、またその優先順位Ｐ′が
優先順位格納レジスタ（Ｐ−ＲＥＧ）　３１１に格納さ
れる。入力制御回路１３６（２３６）は該レジスタ３１
１を能動状態とし、その優先順位Ｐ′を一部フリップ・
フロップ（ＦＦ）３１２（クロックＣＫで動作）でラッ
チしたのち、書込みポインタテーブル（ＷＩ’Ｔ）３１
３をアクセスする。これにより該当するポインタを指定
する（第１０図の入力ポインタテーブル部１３５（２３
７）のアドレスの、■・・・参照）。指定されたポイン
タ（アドレス）は、入力制御回路１３６（２３６）から
の読出し指令をＲ／　Ｗ　（Ｒｅａｄ／　Ｗｒｉ　ｔｅ
）　］　Ｐａを介して受け、そのポインタに示されるア
ドレスをフリップ・フロップ３１４で一部ランチしたの
ち、ｌ？ＡＭ３２１および加算器（Ａ　Ｄ　＋　１　）
３１５に印加する。加算器３１５はそのポインタ（アド
レス）を１ずつインクリメントし、再びテーブル３１３
に戻すことにより、第１０図で説明したごとく、今指定
されたメモリ領域をサイクリックにアクセス可能とする
。なお、加算器３１５からのアドレスの再書込みは、Ｒ
／Ｗ１線を介し入力制御回路１３６（２３６）からの書
込み指令によりなされる。

先にポインタテーブル３１３より出力されたアドレスは
ｌｌｌＡＭ３２１に対するアドレス指定を行う。これと
同時に入力制御回路１３６（２３６）からのデータ書込
みクロックＤＷＣにより、タイミング回路（ＴＭ）　３
４１を介し、レジスタ１３７（２３５）内のパケットを
ＲＡＭ３２１に書き込む。

タイミング回路部１４４　（２４５＞内の前記タイミン
グ回路３４１は、原クロックＣＬＫを２分周したクロッ
クＣＫとこれをインバータにより反転したクロックＣＫ
とを出力する。クロックＣＫは書込みタイミング信号Ｗ
Ｔをなし、反転クロックＣＫは読出しタイミング信号Ｒ
Ｔをなす。これらのタイミング信号により書込みアドレ
スゲート３４２および読出しアドレスゲート３４３が交
互に開閉する。これによりパケットの書込みと後述する
パケットの読出しがＲ１１Ｍ３２１内で同時発汁するこ
とを防止する。

なお、ゲート３４２は第８図のゲート１３８、第９図の
ゲート２３８に対応し、ゲート３４３は第８図のゲート
１６２、第９図のゲート２６４に対応する。

一方、優先順位格納レジスタ３１１に格納された優先順
位は、アドレスゲート３２２を介しＲＡＭ部１１３（２
１３）内のパケット数格納テーブル（ＰＮＴ）　３２４
およびデコーダ（ＤＥＣ）　３３４に与えられる。その
優先順位は、テーブル３２４内の対応するパケット数格
納位置をアクセスし、当該パケット数を表すデータはフ
リップ・フロップ３２５で一部ランチされたのち、比較
器（ＣＭＰ）３３１に印加され、また、ゲート３２７（
ＷＴにより開となっている）を介し加算器（Ａ　Ｄ　＋
　１　）３３０に印加される。比較器３３１がらの出力
はターミネータ（ＴＲＭ）　３３５を制御する。すなわ
ち、先のパケット数格納テーブル３２４をアクセスした
優先順位を示すデータを上記デコーダ３３４でデコード
し、この優先順位に対応するターミネータ３３５の所定
ビット位置に、“ｌ”を立てる。この“１”はＲＡＭ３
２１内の対応メモリ領域にパケットが書き込まれたこと
を表示する。

一方、上記の加算器３３０は先の優先順位に対応するパ
ケット数を１だけインクリメントし、再び同じ格納位置
に書き込む。このとき、前述のＷＴによりゲート３２６
が開となっている。

ターミネータ３３５における前記所定ビットの“１”は
、「パケット有り」を示すバケット有無信号ＰＥとして
出力制御回路１４３（２４４）に伝達される。「パケッ
ト有り」を認知した出力制御回路１４３（２４４）は、
出力ポインタテーブル部１６３（２６３）内の優先順位
格納レジスタ（Ｐ−ＲＥＧ）３５１を能動状態とし、タ
ーミネータ３３５の所定ピント位置（“１”が立ってい
る）に対応する優先順位をエンコーダ（ＥＮＣ）　３３
６により再生し、上記レジスタ３５１に格納する。さら
にこの優先順位はフリップ・フロップ３５２で一部うソ
チされたのち、対応する読出しポインタテーブル（ＲＰ
Ｔ）　３５３に対するアドレス指定を行い、先にＲＡＭ
３２１内にてパケットが書き込まれているメ干り領域を
示すポインタを出力する。なお、このポインタは、Ｒ／
Ｗ３線を介して出力制御回路１４３（２４４）からの指
令で読み出され、さらにフリップ・フロップ３５４で−
リ、ラソヂされたのち、今読出しタイミング信号ＲＴに
より開となっている読出しアドレスゲート３４３を通し
てｌｌＡＭ３２１に与えられる。Ｉ？ＡＭ３２１は、そ
のポインタにより示されるパケットを、データ読出しク
ロックＤＲＣに従って読み出し、出力側ＯＵＴに送出す
る。

読出しポインタテーブル３５３から出力されたポインタ
（アドレス）は加算器（Ａ　Ｄ　＋　１　）３５５で＋
１だけインクリメントされ、再び元の位置に書き込まれ
る。

優先順位格納レジスタ３５１からの出力は、他方、読出
しタイミング信号ＲＴにより開となっているゲート３２
３を通して、パケット数格納テーブル３２４内の対応す
るパケット数格納位置をアクセスし、当該パケット数を
読み出し、比較器３３１　と加算器３３０に送出する。

このとき、読出しタイミング信号ＲＴにより、インバー
タ付ゲート３２９および３２８が開となっている。比較
器３３１に与えられたパケット数は、令聞となっている
ゲート３３２を介して与えられる、最大値レジスタ３３
３からの最大パケット数と比較され、最大値に達してい
れば、ターミネータ３３５の所定ピント位置を“Ｏ”に
リセットする。また同時に、その事実をＭＡＸ通知とし
て、入力制御回路１３６（２３６）に与え、入力を禁止
する。これにより、ＲＡＭ３２］内の各メモリ領域がパ
ケットで一杯になったとき、次に来るパケソ１へにより
もともとあるパケットが消去されるのを防止する。もし
、最大値に至っていなければ、現状の状態を引続き保持
する。

上記インバータ付ゲート３２９を通して転送されるパケ
ット数は、そのインバータの作用により加算器３３０で
１ずつデクリメント（減算）され、さらにインバータ付
ゲート３２８で極性を元に戻してから再びパケット数格
納テーブル３２４内の対応格納位置に書き込まれる。

上記ターミネータ３３５における各ビット位置の“１”
、“Ｏ”で示されるパケットの有無情報は信号Ｐ　Ｆ、
とじて出力制御回路１４３（２４４）に与えられ、ここ
で優先順位の高い順にパケットが送出されるよう制御さ
れ、これに基づいて優先順位の高いものが先行して出力
側ＯＵＴに送出される。

パケットを出力側ＯＵＴに送出中に、ターミネータ３３
５におけるビット位置に表示される「パケット有り」の
ヒントが、その送出中のパケットより優先順位の高いビ
ットであると、既述した、第１のパケットに対する第２
のパケットの割込みをしなければならない。この割込み
処理は次のように行われる。

第１２図は送信系の出力側の優先順位格納レジスタ３５
１の詳細を示す回路図である。第１のパケットの送信中
に、優先順位の高い第２のパケットを割り込ませるため
に、出力制御回路１４３は、送信中の第１のパケットの
優先順位を、優先順位格納ＲＡＭ４１４に一旦格納する
。これはＲ／Ｗ４線からの書込み指令によってなされる
。この場合、送信中の第１のパケットの優先順位は優先
順位レジスタ４１２に格納されていたものであり、フリ
ップ。

フロップ４１３を介して優先順位格納ＲＡＭ４１４に書
き込む。このときのＲＡＭ４１４へのアドレスは、カウ
ンタ４１５により与えられ、書き込み後、十ｌだけイン
クリメントされる。このインクリメント指令はＵ／Ｄ　
（Ｕｐ／Ｄｏｗｎ）線を介して与えられる。

次に新たに入って来た優先順位の高い第２のパケットの
優先順位は、エンコーダ３３６より出力されており、ゲ
ート４１１を指令Ｓ１によって開とすることにより、レ
ジスタ４１２に設定される。この場合、出力制御回路１
４３の制御のもとで、パケ・ット区切りフラグ発生器１
２２（第８図）を能動状態にし、パケット区切りフラグ
ＩＦを送出せしめ、このＩＦに引き続き第２のパケット
が伝送される（前述）。この伝送の終了時には既述した
とおり、通常フラグドが付加される。

この間、出力制御回路１４３は、常時カウンタ４１５の
内容を監視し、優先順位格納）ＩＡＭ４１４内に、待避
中の優先順位があるか否かを調べる。もし優先順位があ
れば、これを１だけデクリメント（減算）（Ｕ／Ｄ線か
らの指令による）した値をもって、アドレスとなし、こ
のアドレスでＲＡＭ４１４に待避中の第１のバケソＩ・
の優先順位を読み出す。さらに、指令Ｓ２によって開と
なったゲート４１６を通して、再びもとの優先順位がレ
ジスタ４１２に設定さレル。

これにより、中断されていた第１のパケ・ノドの、ＲＡ
Ｍ３２１からの読み出しが再開される。

第１２図は送信系の出力側の優先順位格納レジスタ３５
１の具体例を示したが、受信系における入力端の優先順
位格納レジスタ３１１の構成も第１２図の構成とほぼ同
様である。第１３図は受信系の入力側の優先順位格納レ
ジスタ３１１の詳細を示す回路図である。また、送信系
の入力側の優先順位格納レジスタ３１１は、第１４図に
示す構成とほぼ同じである。

第１４図は受信系の出力側の優先順位格納レジスタ３５
１の具体例を示す図である。本図において、ゲー１−６
１１は出力制御回路２４４からの指令で開となるゲート
であり、エンコーダ３３６からの優先順位を優先順位レ
ジスタ６１２に設定する。その優先順位は、既述の読出
しポインタテーブル３５３およびパケット数格納テーブ
ル３２４に送られる。なお、送信系の入力側の優先順位
格納レジスタ３１１は、第１４図中のエンコーダ３３６
をシフトレジスタ１３７に置き換え、第１４図中の出力
制御回路２４４を入力制御回路１３６に置き換え、第１
４図中の３５３を書込みポインタテーブル３１３に置き
換えたものに等しい。

〔発明の効果〕

以−ト説明したように本発明によれば、伝送効率を劣化
させることなく、優先順位の高いパケットを優先順位の
低いパケットに対し優先して伝送す、ることができる。

【図面の簡単な説明】

第１図は本発明に係る多重パケット通信システムの原理
構成を示す図、 第２図は本発明に係る多重パケット通信システムの基本
構成を示すブロック図、 第３図は本発明に係る多重パケットの伝送フォーマット
例を示す図、 第４Ａ図は送信系における動作を説明するだめの状態遷
移図、 第４Ｂ図は受信系における動作を説明するための状態遷
移図、 第５図は本発明に基づく第１実施例に係る送信系を示す
回路図、 第６図は本発明に基つく第１実施例に係る受信系を示す
回路図、 第７Ａ図は入力信号線ｌｌ上でのパケットフォーマット
図、 第７Ｂ図はシフトレジスタ１３４の人力でのパケットフ
ォーマット図、 第７Ｃ図は優先割込みのない場合の伝送路３０上におけ
るパケットフォーマント図、 第７Ｄ図は優先割込み発生時の伝送路３０上におけるパ
ケットフォーマット図、 第８図は本発明に基づく第２実施例に係る送信系を示す
回路図、 第９図は本発明に基づく第２実施例に係る受信系を示す
回路図、 第１０図はＲＡＭ部と入力ポインタテーブル部と出力ポ
インタテーブル部の関係を図解的に示す図、 第１１図は第１０図に図解的に示す構成を実現する詳細
な一回路例を示す図、 第１２図は送信系の出力側の優先順位格納レジスタ３５
１の詳細を示す回路図、 第１３図は受信系の入力側の優先順位格納レジスタ３１
１の詳細を示す回路図、 第１４図は受信系の出力側の優先順位格納レジスタ３５
１の具体例を示す図、 第１５図は従来の多重パケット通信システムの概略ブロ
ックＭ、 第１６Ａ図は一般的なパケットフォーマットを示す図、 第１６Ｂ図は非優先パケットに優先パケットが割り込ん
だ場合の従来におけるパケットフォーマント例を示す図
である。 図において、 ３０・・・伝送路、　　　　１００・・・送イ言系、１
１０・・・パケットメモリ、 １２０・・・フラグ付加回路、 １３０・・・入力選択部、　　１４０・・・出力制御部
、１５０・・・記ｊＱ部、　　　　１６０・・・出力選
択部、２００・・・受信系、　　　　　２１０・・・パ
ケットメモリ、２２０・・・フラグ検出回路、 ２３０・・・入力選択部、　　２４０・・・入力制御部
、２５０・・・記俯部、　　　　２６０・・・出力選択
部。

Claims (1)

1. 【特許請求の範囲】 １、伝送路（３０）を介し、送信系（１００）から受信
   系（２００）へ、各々が優先順位を有する一連のパケッ
   トを多重化して伝送する多重パケット通信システムにお
   いて、 前記送信系（１００）では、各前記優先順位に対応した
   パケットを書き込むメモリ（１１０−１〜１１０−ｎ）
   からなるパケットメモリ（１１０）と、各前記パケット
   に対し通常フラグ（Ｆ）またはパケット区切りフラグ（
   ＩＦ）を付加するフラグ付加回路（１２０）とを備え、
   前記メモリの１つから読み出した第１のパケットの送信
   中に、これより優先順位の高い第２のパケットが発生し
   たとき、該第１のパケットの送信を中断するとともに、
   前記パケット区切りフラグ（ＩＦ）を付加して前記第２
   のパケットを送信し、 前記受信系（２００）では、前記送信系（１００）から
   送信されたパケットに付加される前記通常フラグ（Ｆ）
   またはパケット区切りフラグ（ＩＦ）を識別するフラグ
   検出回路（２２０）と、受信した該パケットをその優先
   順位に対応して書き込むメモリ（２１０−１〜２１０−
   ｎ）からなるパケットメモリ（２１０）とを備え、前記
   パケット区切りフラグ（ＩＦ）を検出したときは前記第
   １のパケットの受信を中断して前記第２のパケットの受
   信を開始し、 前記送信系（１００）では、前記第２のパケットの送信
   完了とともに前記通常フラグ（Ｆ）を付加して前記第１
   のパケットの残りの部分を送信再開し、前記受信系（２
   ００）では、該通常フラグ（Ｆ）の検出により、該第１
   のパケットの残りの部分を受信再開することを特徴とす
   る多重パケット通信システム。 ２、前記送信系（１００）は、各前記パケットをその優
   先順位に対応した前記メモリ（１１０−１〜１１０−ｎ
   ）に書き込む入力選択部（１３０）と、所定の１の該メ
   モリ（１１０−１〜１１０−ｎ）よりパケットを読み出
   す出力選択部（１６０）と、パケットの書込みおよび読
   出しを制御する出力制御部（１４０）と、前記第２のパ
   ケットにより送信が中断される前記第１のパケットの優
   先順位を、該第１のパケットの送信再開に備えて待避さ
   せる記憶部（１５０）とを有し、前記受信系（２００）
   は、各前記パケットをその優先順位に対応した前記メモ
   リ（２１０−１〜２１０−ｎ）に書き込む入力選択部（
   ２３０）と、所定の１の該メモリ（２１０−１〜２１０
   −ｎ）よりパケットを読み出す出力選択部（２６０）と
   、パケットの書込みおよび読出しを制御する入力制御部
   （２４０）と、前記第２のパケットにより受信が中断さ
   れる前記第１のパケットの優先順位を、該第１のパケッ
   トの受信再開に備えて待避させる記憶部（２５０）とを
   有する特許請求の範囲第１項記載の通信システム。 ３、前記送信系（１００）において、前記メモリ（１１
   ０−１〜１１０−ｎ）がＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　
   Ｆｉｒｓｔ　Ｏｕｔ）メモリ（１１１−１〜１１１−ｎ
   ）からなり、前記受信系（２００）において、前記メモ
   リ（２１０−１〜２１０−ｎ）がＦＩＦＯメモリ（２１
   １−１〜２１１−ｎ）からなる特許請求の範囲第２項記
   載の通信システム。 ４、前記送信系（１００）において、前記入力選択部（
   １３０）は、書込みクロック（ＷＣ）を生成する入力制
   御回路（１３１）と、該書込みクロック（ＷＣ）の各前
   記ＦＩＦＯメモリ（１１１−１〜１１１−ｎ）への供給
   または供給停止を制御する書込みクロックゲート（１３
   ２）と、前記パケット内の前記優先順位を検出して対応
   する１の該書込みクロックゲート（１３２）を開とする
   デコーダ（１３３）とからなり、前記出力選択部（１６
   ０）は、各前記ＦＩＦＯメモリ（１１１〜１〜１１１−
   ｎ）に対応した読出しクロックゲート（１６１）からな
   り、 前記出力制御部（１４０）は、各該ＦＩＦＯメモリ（１
   １１−１〜１１１−ｎ）内のパケットの有無を表示する
   パケット有無信号（ＰＥ）を受信して、前記優先順位の
   高いＦＩＦＯメモリ（１１１−１〜１１１−ｎ）に対応
   した前記読出しクロックゲート（１６１）を開とすると
   ともに記憶部（１５０）への優先順位の待避を行い、開
   となった読出しクロックゲート（１６１）を通して読出
   しクロック（ＲＣ）を当該ＦＩＦＯメモリに供給する特
   許請求の範囲第３項記載の通信システム。 ５、前記受信系（２００）において、前記入力選択部（
   ２３０）は、各前記ＦＩＦＯメモリ（２１１−１〜２１
   １−ｎ）に対し書込みクロック（ＷＣ）の供給または供
   給停止を制御する書込みクロックゲート（２３２）と、
   受信したパケットの優先順位を検出して対応する１の該
   書込みクロックゲート（２３２）を開とするデコーダ（
   ２３３）とからなり、 前記入力制御部（２４０）は、前記パケット区切りフラ
   グ（ＩＦ）の受信により、前記第２のパケットの優先順
   位を前記記憶部（２５０）に待避させ、また前記書込み
   クロック（ＷＣ）を生成する入力制御回路（２４１）と
   、各前記ＦＩＦＯメモリ（２１１−１〜２１１〜ｎ）内
   のパケットの有無を表示するパケット有無信号（ＰＥ）
   を受信して、優先順位の高い該ＦＩＦＯメモリ（２１１
   −１〜２１１−ｎ）に読出しクロック（ＲＣ）を送出す
   る出力制御回路（２４２）とからなり、前記出力選択部
   （２６０）は、前記出力制御回路（２４２）に制御され
   て、対応する１の前記ＦＩＦＯメモリ（２１１−１〜２
   １１−ｎ）に読出しクロック（ＲＣ）を送出する読出し
   クロックゲート（２６１）からなる特許請求の範囲第３
   項記載の通信システム。 ６、前記送信系（１００）において、前記フラグ付加回
   路（１２０）は、通常フラグ発生器（１２１）およびパ
   ケット区切りフラグ発生器（１２２）よりなり、前記出
   力制御回路（１４１）の制御のもとに、前記通常フラグ
   （Ｆ）または前記パケット区切りフラグ（ＩＦ）を前記
   パケットに付加する特許請求の範囲第４項記載の通信シ
   ステム。 ７、前記受信系（２００）において、前記フラグ検出回
   路（２２０）が、前記通常フラグ（Ｆ）およびパケット
   区切りフラグ（ＩＦ）をそれぞれ検出する通常フラグ検
   出器（２２１）およびパケット区切りフラグ検出器（２
   ２２）とからなり、これらからの通常フラグ受信通知（
   ＦＲ）およびパケット区切りフラグ受信通知（ＩＦＲ）
   を前記入力制御回路（２４１）にて受信する特許請求の
   範囲第５項記載の通信システム。 ８、前記優先順位を各前記パケットのヘッダ（Ｈ）内に
   書き込むとともに、論理チャネル番号解析部（１８０）
   にて、各該優先順位を設定する特許請求の範囲第１項記
   載の通信システム。 ９、前記送信系（１００）において、前記メモリ（１１
   ０−１〜１１０−ｎ）は、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃ
   ｃｅｓｓ　Ｍｅｍｏｒｙ）部（１１３）のメモリをｎ個
   に分割したメモリ領域からなり、前記受信系（２００）
   において、前記メモリ（２１０−１〜２１０−ｎ）はＲ
   ＡＭ部（２１３）のメモリをｎ個に分割したメモリ領域
   からなる特許請求の範囲第２項記載の通信システム。 １０、前記送信系（１００）において、前記入力選択部
   （１３０）は、各前記分割メモリ領域をサイクリックに
   アクセスして書込みを行う入力ポインタテーブル部（１
   ３５）からなるとともに、該入力ポインタテーブル部（
   １３５）内に、優先して送信すべき前記第２のパケット
   の優先順位および待避すべき前記第１のパケットの優先
   順位を格納し、該優先順位に従って対応する１の前記分
   割メモリ領域を特定する入力側優先順位格納レジスタを
   備え、 前記出力選択部（１６０）は、各前記分割メモリ領域を
   サイクリックにアクセスして読出しを行う出力ポインタ
   テーブル部（１６３）からなるとともに、該出力ポイン
   タテーブル部（１６３）内に、優先して送信すべき前記
   第２のパケットの優先順位および待避すべき前記第１の
   パケットの優先順位を格納し、該優先順位に従って対応
   する１の前記分割メモリ領域を特定する出力側優先順位
   格納レジスタを備える特許請求の範囲第９項記載の通信
   システム。 １１、前記受信系（２００）において、前記入力選択部
   （２３０）は、各前記分割メモリ領域をサイクリックに
   アクセスして書込みを行う入力ポインタテーブル部（２
   ３７）からなるとともに、該入力ポインタテーブル部（
   ２３７）内に、優先して受信すべき前記第２のパケット
   の優先順位および待避すべき前記第１のパケットの優先
   順位を格納し、該優先順位に従って対応する１の前記分
   割メモリ領域を特定する入力側優先順位格納レジスタを
   備え、 前記出力選択部（２６０）は、各前記分割メモリ領域を
   サイクリックにアクセスして読出しを行う出力ポインタ
   テーブル部（２６３）からなるとともに、該出力ポイン
   タテーブル部（２６３）内に、優先して受信すべき前記
   第２のパケットの優先順位および待避すべき前記第１の
   パケットの優先順位を格納し、該優先順位に従って対応
   する１の前記分割メモリ領域を特定する出力側優先順位
   格納レジスタを備える特許請求の範囲第９項記載の通信
   システム。 １２、前記送信系（１００）において、前記出力制御部
   （１４０）は出力制御回路（１４３）からなり、前記フ
   ラグ付加回路（１２０）は通常フラグ発生器（１２１）
   およびパケット区切りフラグ発生器（１２２）よりなり
   、前記出力制御回路（１４３）は前記出力ポインタテー
   ブル部（１６３）およびＲＡＭ部（１１３）を制御しな
   がら、これらフラグ発生器（１２１、１２２）からの出
   力フラグをパケットに付加する特許請求の範囲第１０項
   記載の通信システム。 １３、前記受信系（２００）において、前記フラグ検出
   回路（２２０）が、前記通常フラグ（Ｆ）を検出する通
   常フラグ検出器（２２４）および前記パケット区切りフ
   ラグ（ＩＦ）を検出するパケット区切りフラグ検出器（
   ２２５）からなり、 前記入力選択部（２３０）の一部をなし、前記入力ポイ
   ンタテーブル部（２３７）および前記ＲＡＭ部（２１３
   ）を制御する入力制御回路（２３６）に対し、前記フラ
   グ検出器（２２４、２２５）からの検出フラグを伝達す
   る特許請求の範囲第１１項記載の通信システム。