JPS6322626B2 - - Google Patents
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- JPS6322626B2 JPS6322626B2 JP56183884A JP18388481A JPS6322626B2 JP S6322626 B2 JPS6322626 B2 JP S6322626B2 JP 56183884 A JP56183884 A JP 56183884A JP 18388481 A JP18388481 A JP 18388481A JP S6322626 B2 JPS6322626 B2 JP S6322626B2
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- floating plate
- cell
- voltage
- plate
- charge
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は半導体集積回路、より具体的には例え
ば電気的に変更可能な読取専用メモリ
（EAROM）、不揮発性ランダム・アクセス・メ
モリ、あるいは電気的に変更可能なプログラマブ
ル・ロジツク・アレイ等で用い得る記憶装置又は
トランジスタ配列に関する。
ば電気的に変更可能な読取専用メモリ
（EAROM）、不揮発性ランダム・アクセス・メ
モリ、あるいは電気的に変更可能なプログラマブ
ル・ロジツク・アレイ等で用い得る記憶装置又は
トランジスタ配列に関する。
背景技術
半導体集積回路、特にROMにおけるように各
トランジスタが情報の１つの２進数字を表わして
いるトランジスタの配列は高いデバイス密度又は
セル密度を達成している。
トランジスタが情報の１つの２進数字を表わして
いるトランジスタの配列は高いデバイス密度又は
セル密度を達成している。
例えば米国特許第3914855号明細書において、
２値情報の数字「１」を記憶するために、薄いゲ
ート誘電体を有し低いしきい電圧を呈するトラン
ジスタ、及び２値情報のもう１つの数字を記憶す
るために厚いゲート誘電体を有しかなり高いしき
い電圧を呈するトランジスタを含む配列から成る
ROMが記載されている。また、２値情報の数字
「１」を定義するために選択されたデバイスを不
作動にするように不純物をイオン注入し、一方残
りのデバイスを２値情報の他の数字を定義するよ
うに動作可能にしたROMも記載されている。
２値情報の数字「１」を記憶するために、薄いゲ
ート誘電体を有し低いしきい電圧を呈するトラン
ジスタ、及び２値情報のもう１つの数字を記憶す
るために厚いゲート誘電体を有しかなり高いしき
い電圧を呈するトランジスタを含む配列から成る
ROMが記載されている。また、２値情報の数字
「１」を定義するために選択されたデバイスを不
作動にするように不純物をイオン注入し、一方残
りのデバイスを２値情報の他の数字を定義するよ
うに動作可能にしたROMも記載されている。
米国特許第4161039号明細書には、フローテイ
ング・ゲートに情報が蓄積され、また
“Electronics”、1971年２月15日号、99〜104ペー
ジに詳細に開示されている２重拡散処理技術を用
いる事によつてチヤネル領域が短かくされた電界
効果トランジスタ（FET）を用いたメモリ配列
が開示されている。このメモリは単純なROMで
はなく蓄積された情報を紫外線を用いて消去した
後に再プログラムできるものである。
ング・ゲートに情報が蓄積され、また
“Electronics”、1971年２月15日号、99〜104ペー
ジに詳細に開示されている２重拡散処理技術を用
いる事によつてチヤネル領域が短かくされた電界
効果トランジスタ（FET）を用いたメモリ配列
が開示されている。このメモリは単純なROMで
はなく蓄積された情報を紫外線を用いて消去した
後に再プログラムできるものである。
米国特許第4055837号明細書は、二酸化シリコ
ン上に形成された窒化シリコンから成る２重絶縁
体構造中に長期間にわたつて情報が蓄積される１
トランジスタ・メモリを開示している。
ン上に形成された窒化シリコンから成る２重絶縁
体構造中に長期間にわたつて情報が蓄積される１
トランジスタ・メモリを開示している。
米国特許第4104675号明細書に、各セルが比較
的低い電圧で駆動される、１つの勾配付エネルギ
ー・ギヤツプ構造を用いた非破壊式長期記憶装置
を開示している。
的低い電圧で駆動される、１つの勾配付エネルギ
ー・ギヤツプ構造を用いた非破壊式長期記憶装置
を開示している。
1980年２月25日、米国特許出願第124003号明細
書は、各セルにデユアル電荷インジエクタ即ち２
つの勾配付エネルギー・ギヤツプ構造を用いた非
破壊式長期記憶装置を開示している。
書は、各セルにデユアル電荷インジエクタ即ち２
つの勾配付エネルギー・ギヤツプ構造を用いた非
破壊式長期記憶装置を開示している。
1980年５月27日、米国特許出願第153359号明細
書は、低い単一極性の電圧によつて制御される電
荷インジエクタを有し、充放電即ち書込みと消去
に関して改良された装置を開示している。その実
施例において、FETは第１及び第２の２つの制
御ゲート並びに電荷インジエクタを有するフロー
テイング・ゲートを含んでいる。二酸化シリコン
中のシリコンを豊富に含む層から成る１つ又は２
つの勾配付バンド・ギヤツプ層はフローテイン
グ・ゲートと第１の制御ゲートとの間だけに配置
される。フローテイング・ゲートと第１の制御ゲ
ートとから形成されたキヤパシタは、フローテイ
ング・ゲートと第２の制御ゲートとから成るキヤ
パシタよりも大きな所定のキヤパシタンスを有す
る。これらのセル即ちトランジスタは、フローテ
イング・ゲートに電荷が蓄積されているか否かに
よつて表現される「０」又は「１」の２値情報を
10年程度以上の長期間にわたつて蓄積するために
配列中において用い得る。これらのセルをメモリ
配列中で用いると、各セル毎に情報を書込み又は
消去できる。また配列の全体もしくは選択された
部分に付き、全面消去を行なう事もできる。
書は、低い単一極性の電圧によつて制御される電
荷インジエクタを有し、充放電即ち書込みと消去
に関して改良された装置を開示している。その実
施例において、FETは第１及び第２の２つの制
御ゲート並びに電荷インジエクタを有するフロー
テイング・ゲートを含んでいる。二酸化シリコン
中のシリコンを豊富に含む層から成る１つ又は２
つの勾配付バンド・ギヤツプ層はフローテイン
グ・ゲートと第１の制御ゲートとの間だけに配置
される。フローテイング・ゲートと第１の制御ゲ
ートとから形成されたキヤパシタは、フローテイ
ング・ゲートと第２の制御ゲートとから成るキヤ
パシタよりも大きな所定のキヤパシタンスを有す
る。これらのセル即ちトランジスタは、フローテ
イング・ゲートに電荷が蓄積されているか否かに
よつて表現される「０」又は「１」の２値情報を
10年程度以上の長期間にわたつて蓄積するために
配列中において用い得る。これらのセルをメモリ
配列中で用いると、各セル毎に情報を書込み又は
消去できる。また配列の全体もしくは選択された
部分に付き、全面消去を行なう事もできる。
1980年６月18日、米国特許出願第160530号明細
書は、各セルが電荷インジエクタを有するが、セ
ルの書込み及び読取り及び消去のために３つの端
子しか持たないメモリ装置を開示している。
書は、各セルが電荷インジエクタを有するが、セ
ルの書込み及び読取り及び消去のために３つの端
子しか持たないメモリ装置を開示している。
1980年10月27日、米国特許出願第200851号明細
書は、半導体基板中にチヤネル領域を画定する、
第１及び第２の拡散領域を含むEAROMを開示
している。ここではフローテイング・ゲートが第
１の拡散領域上に配置され、チヤネル領域の端部
上に伸びている。伝導強化絶縁体即ちデユアル電
荷インジエクタはフローテイング・ゲートと制御
ゲートとの間に配置され、制御ゲートの一部はフ
ローテイング・ゲートと第２の拡散領域との間の
チヤネル領域に容量性結合している。
書は、半導体基板中にチヤネル領域を画定する、
第１及び第２の拡散領域を含むEAROMを開示
している。ここではフローテイング・ゲートが第
１の拡散領域上に配置され、チヤネル領域の端部
上に伸びている。伝導強化絶縁体即ちデユアル電
荷インジエクタはフローテイング・ゲートと制御
ゲートとの間に配置され、制御ゲートの一部はフ
ローテイング・ゲートと第２の拡散領域との間の
チヤネル領域に容量性結合している。
伝導強化絶縁体についての詳しい説明は論文
“High Current Injection into SiO2 from Si
rich SiO2 Films and Experimemtal
Applications”、D.J.DiMaria and D.W.Dong、
Journal of Applied Physics、51(5)、May1980、
pp.2722〜2735に見る事ができる。またデユアル
電子インジエクタ構造を利用した基本的なメモ
リ・セルは論文“Electrically−Alterable
Memory Using ａ Dual Electron Injector
Structure”、D.J.DiMaria、K.M.DeMeyer and
D.W.Dong、IEEE Electron Device Letters、
Vol.EDL−１、No.９、Sep.1980、pp.179〜181に
示されている。
“High Current Injection into SiO2 from Si
rich SiO2 Films and Experimemtal
Applications”、D.J.DiMaria and D.W.Dong、
Journal of Applied Physics、51(5)、May1980、
pp.2722〜2735に見る事ができる。またデユアル
電子インジエクタ構造を利用した基本的なメモ
リ・セルは論文“Electrically−Alterable
Memory Using ａ Dual Electron Injector
Structure”、D.J.DiMaria、K.M.DeMeyer and
D.W.Dong、IEEE Electron Device Letters、
Vol.EDL−１、No.９、Sep.1980、pp.179〜181に
示されている。
発明の開示
本発明の目的は、リフレツシユ回路を必要とせ
ずに長期間情報を記憶でき、通常の１デバイス・
ダイナミツク・ランダム・アクセス・メモリと同
程度の速さで読み出しの可能な、改良された電気
的に変更可能な１デバイス・メモリを提供する事
である。
ずに長期間情報を記憶でき、通常の１デバイス・
ダイナミツク・ランダム・アクセス・メモリと同
程度の速さで読み出しの可能な、改良された電気
的に変更可能な１デバイス・メモリを提供する事
である。
本発明の他の目的は、電荷トラツプを必要とせ
ず、１つだけの極性の比較的低い電圧で多数回の
サイクルにわたり動作可能なEAROM又は不揮
発性RAMを提供する事である。
ず、１つだけの極性の比較的低い電圧で多数回の
サイクルにわたり動作可能なEAROM又は不揮
発性RAMを提供する事である。
本発明の他の目的は、各セルが１つの拡散領域
しか必要としない、記憶セルの小さな、改良され
たEAROMを提供する事である。
しか必要としない、記憶セルの小さな、改良され
たEAROMを提供する事である。
本発明の他の目的は、既知のEAROMよりも
消費電力が小さく、比較的α粒子に敏感でない改
良されたEAROMを提供する事である。
消費電力が小さく、比較的α粒子に敏感でない改
良されたEAROMを提供する事である。
本発明の他の目的は、各セルにフローテイン
グ・プレート及び１つの拡散領域を有し、単極性
のパルスを用いて低電圧電荷インジエクタにより
書込み及び消去できる改良されたEAROMを提
供する事である。
グ・プレート及び１つの拡散領域を有し、単極性
のパルスを用いて低電圧電荷インジエクタにより
書込み及び消去できる改良されたEAROMを提
供する事である。
本発明の技術思想に従つて提供されたメモリ装
置は、半導体基板、チヤネル領域の１端を画定す
る１つの拡散領域、制御プレート、薄い誘電体層
によつてチヤネル領域から隔てられ且つ制御プレ
ートとチヤネル領域との間に配置されたフローテ
イング・プレート、並びにフローテイング・プレ
ートへ及びフローテイング・プレートから電荷を
移動させる手段を含んでいる。又、制御ゲートが
チヤネル領域に結合され、拡散領域とフローテイ
ング・プレートとの間に位置する。
置は、半導体基板、チヤネル領域の１端を画定す
る１つの拡散領域、制御プレート、薄い誘電体層
によつてチヤネル領域から隔てられ且つ制御プレ
ートとチヤネル領域との間に配置されたフローテ
イング・プレート、並びにフローテイング・プレ
ートへ及びフローテイング・プレートから電荷を
移動させる手段を含んでいる。又、制御ゲートが
チヤネル領域に結合され、拡散領域とフローテイ
ング・プレートとの間に位置する。
制御ゲートはワード線に、そして拡散領域はビ
ツト／センス線に接続し得る。チヤネル領域はワ
ード線及びフローテイング・プレート上の電荷の
有無によつて制御される。従つて情報は、フロー
テイング・プレートの下のチヤネル領域中に蓄積
された電荷の有無を検出する事によつて、メモ
リ・セルが読取られる。
ツト／センス線に接続し得る。チヤネル領域はワ
ード線及びフローテイング・プレート上の電荷の
有無によつて制御される。従つて情報は、フロー
テイング・プレートの下のチヤネル領域中に蓄積
された電荷の有無を検出する事によつて、メモ
リ・セルが読取られる。
本発明の目的、特徴及び利点は、図面に説明さ
れている本発明の良好な実施例についての以下の
詳細な説明から明らかになるであろう。
れている本発明の良好な実施例についての以下の
詳細な説明から明らかになるであろう。
発明を実施するための最良の形態
第１図を参照すると、本発明のセルの断面図が
示されている。セルは、好ましくはＰ型導電型の
シリコン基板１０、及び基板表面近くに位置する
チヤネル領域１４の１端を画定するＮ＋型導電性
の拡散領域１２を有する。好ましくは二酸化シリ
コンから成る薄い誘電体層１６が、やはり好まし
くは二酸化シリコンから成る厚い絶縁物質の層１
８により周囲を囲まれている。またフローテイン
グ・プレート２０が薄い誘電体層１６上に形成さ
れ、その一部は厚い絶縁体層１８上に伸び出して
いる。さらに、好ましくはデユアル電子インジエ
クタ構造２４である伝導強化絶縁体及び端子Ｔ１
に接続された制御プレートがフローテイング・プ
レート上に形成され、デユアル電子インジエクタ
構造体２４が制御プレート２２とフローテイン
グ・プレート２０との間に配置されている。デユ
アル電子インジエクタ構造体はシリコンを豊富に
含む二酸化シリコンの第１及び第２の層２６及び
２８を含み、その層２６と２８との間に通常の二
酸化シリコン層３０が介在している。フローテイ
ング・プレート２０とＮ＋拡散領域１２との間の
薄い誘電体層１６上には、端子Ｔ２に接続された
制御ゲート３２が形成される。制御ゲート３２の
一部はフローテイング・プレート２０上に伸び出
し、そこから絶縁されている。Ｎ＋拡散領域１２
には端子Ｔ３が接続されている。
示されている。セルは、好ましくはＰ型導電型の
シリコン基板１０、及び基板表面近くに位置する
チヤネル領域１４の１端を画定するＮ＋型導電性
の拡散領域１２を有する。好ましくは二酸化シリ
コンから成る薄い誘電体層１６が、やはり好まし
くは二酸化シリコンから成る厚い絶縁物質の層１
８により周囲を囲まれている。またフローテイン
グ・プレート２０が薄い誘電体層１６上に形成さ
れ、その一部は厚い絶縁体層１８上に伸び出して
いる。さらに、好ましくはデユアル電子インジエ
クタ構造２４である伝導強化絶縁体及び端子Ｔ１
に接続された制御プレートがフローテイング・プ
レート上に形成され、デユアル電子インジエクタ
構造体２４が制御プレート２２とフローテイン
グ・プレート２０との間に配置されている。デユ
アル電子インジエクタ構造体はシリコンを豊富に
含む二酸化シリコンの第１及び第２の層２６及び
２８を含み、その層２６と２８との間に通常の二
酸化シリコン層３０が介在している。フローテイ
ング・プレート２０とＮ＋拡散領域１２との間の
薄い誘電体層１６上には、端子Ｔ２に接続された
制御ゲート３２が形成される。制御ゲート３２の
一部はフローテイング・プレート２０上に伸び出
し、そこから絶縁されている。Ｎ＋拡散領域１２
には端子Ｔ３が接続されている。
フローテイング・プレート２０、薄い誘電体層
１６及び基板１０により形成されたキヤパシタの
キヤパシタンスは、フローテイング・プレート２
０、デユアル電子インジエクタ２４及び制御プレ
ートによつて形成されたキヤパシタのそれよりも
かなり大きい事が好ましい。
１６及び基板１０により形成されたキヤパシタの
キヤパシタンスは、フローテイング・プレート２
０、デユアル電子インジエクタ２４及び制御プレ
ートによつて形成されたキヤパシタのそれよりも
かなり大きい事が好ましい。
フローテイング・プレート２０、制御プレート
２２及び制御ゲート３２は、好ましくは半導体製
造技術において周知のように不純物添加した多結
晶シリコンの２層又はそれ以上の層から形成され
る。
２２及び制御ゲート３２は、好ましくは半導体製
造技術において周知のように不純物添加した多結
晶シリコンの２層又はそれ以上の層から形成され
る。
第２図に示すように、各々第１図に示したセル
に類似したセルの配列から成るメモリ装置を形成
する事ができる。第２図は第１図に断面図を示し
た型の４つのセルの平面図である。第１図に示し
たセルの断面図はほぼ、第２図の線１−１を通る
断面を拡大したものである。
に類似したセルの配列から成るメモリ装置を形成
する事ができる。第２図は第１図に断面図を示し
た型の４つのセルの平面図である。第１図に示し
たセルの断面図はほぼ、第２図の線１−１を通る
断面を拡大したものである。
第２図の装置は、セルＡ１，Ａ２，Ａ３及びＡ
４のための第１及び第２の拡散領域３６及び３８
を有するＰ型シリコン基板３４を含む。基板３４
上に第１の薄い誘電体層４０がセルＡ１及びＡ２
のために設けられ、また同じく基板３４上に第２
の薄い誘電体層４２がセルＡ３及びＡ４のために
設けられている。薄い誘電体層４０及び４２によ
つて被覆されていない基板３４の表面領域は厚い
絶縁層４３で覆われている。薄い誘電体層４０及
び４２上に形成されたフローテイング・プレート
４４，４６，４８及び５０は各々セルＡ１，Ａ
２，Ａ３及びＡ４のために設けられたものであ
る。第１のワード線WL１は薄い誘電体層４０及
び４２上に形成され、セルＡ１の拡散領域３６と
フローテイング・プレート４４との間に、及びセ
ルＡ３の拡散領域３８とフローテイング・プレー
ト４８との間に配置される。第２のワード線WL
２は同様に薄い誘電体層４０及び４２の上に形成
され、セルＡ２の拡散領域３６とフローテイン
グ・プレート４６との間、及びセルＡ４の拡散領
域３８とフローテイング・プレート５０との間に
配置される。拡散領域３６はセルＡ１及びＡ２に
よつて共有され、拡散領域３８はセルＡ３及びＡ
４によつて共有されている。また第１、第２、第
３及び第４のデユアル電子インジエクタ構造体５
２，５４，５６及び５８が各々フローテイング・
プレート４４，４６，４８及び５０の上に形成さ
れる。デユアル電子インジエクタの各々は好まし
くは第１図に参照番号２４で示した型のものであ
る。第１の制御線CL１がセルＡ１及びＡ３の第
１及び第３のデユアル電子インジエクタ５２及び
５６上に形成され、第２の制御線CL２がセルＡ
２及びＡ４の第２及び第４のデユアル電子インジ
エクタ５４及び５８上に形成される。また好まし
くは銅を添加したアルミニウムから成る第１のビ
ツト／センス線BL１が第１の拡散領域３６に接
続され、同様に好ましくは銅を添加したアルミニ
ウムから成る第２のビツト／センス線BL２が第
２の拡散領域３８に接続される。
４のための第１及び第２の拡散領域３６及び３８
を有するＰ型シリコン基板３４を含む。基板３４
上に第１の薄い誘電体層４０がセルＡ１及びＡ２
のために設けられ、また同じく基板３４上に第２
の薄い誘電体層４２がセルＡ３及びＡ４のために
設けられている。薄い誘電体層４０及び４２によ
つて被覆されていない基板３４の表面領域は厚い
絶縁層４３で覆われている。薄い誘電体層４０及
び４２上に形成されたフローテイング・プレート
４４，４６，４８及び５０は各々セルＡ１，Ａ
２，Ａ３及びＡ４のために設けられたものであ
る。第１のワード線WL１は薄い誘電体層４０及
び４２上に形成され、セルＡ１の拡散領域３６と
フローテイング・プレート４４との間に、及びセ
ルＡ３の拡散領域３８とフローテイング・プレー
ト４８との間に配置される。第２のワード線WL
２は同様に薄い誘電体層４０及び４２の上に形成
され、セルＡ２の拡散領域３６とフローテイン
グ・プレート４６との間、及びセルＡ４の拡散領
域３８とフローテイング・プレート５０との間に
配置される。拡散領域３６はセルＡ１及びＡ２に
よつて共有され、拡散領域３８はセルＡ３及びＡ
４によつて共有されている。また第１、第２、第
３及び第４のデユアル電子インジエクタ構造体５
２，５４，５６及び５８が各々フローテイング・
プレート４４，４６，４８及び５０の上に形成さ
れる。デユアル電子インジエクタの各々は好まし
くは第１図に参照番号２４で示した型のものであ
る。第１の制御線CL１がセルＡ１及びＡ３の第
１及び第３のデユアル電子インジエクタ５２及び
５６上に形成され、第２の制御線CL２がセルＡ
２及びＡ４の第２及び第４のデユアル電子インジ
エクタ５４及び５８上に形成される。また好まし
くは銅を添加したアルミニウムから成る第１のビ
ツト／センス線BL１が第１の拡散領域３６に接
続され、同様に好ましくは銅を添加したアルミニ
ウムから成る第２のビツト／センス線BL２が第
２の拡散領域３８に接続される。
第２図の装置の２×２配列は、第１及び第２の
制御線CL１及びCL２が制御パルス回路６０の
各々端子Ｔ１１及びＴ１２に接続され、第１の制
御線CL１にはセルＡ１及びＡ３が結合され、第
２の制御線CL２にはセルA2及びA4が結合されて
いる。また第１及び第２のワード線WL１及び
WL２はワード線デコーダ及び駆動回路６２の
各々端子Ｔ２１及びＴ２２に接続され、第１のワ
ード線WL１にはセルＡ１及びＡ３が結合され、
第２のワード線WL２にはセルＡ２及びＡ４が結
合されている。第１及び第２のビツト／センス線
BL１及びBL２はビツト線デコーダ、プリチヤー
ジ及びセンス増幅器回路６４の端子Ｔ３１及びＴ
３２に各々接続され、第１のビツト／センス線
BL１にはセルＡ１及びＡ２が、第２のビツト／
センス線BL２にはセルＡ３及びＡ４が結合され
ている。制御パルス回路６０、ワード線デコーダ
及び駆動回路６２、並びにワード線デコーダ、プ
リチヤージ及びセンス増幅器回路６４は従来の回
路を用いてもよい。
制御線CL１及びCL２が制御パルス回路６０の
各々端子Ｔ１１及びＴ１２に接続され、第１の制
御線CL１にはセルＡ１及びＡ３が結合され、第
２の制御線CL２にはセルA2及びA4が結合されて
いる。また第１及び第２のワード線WL１及び
WL２はワード線デコーダ及び駆動回路６２の
各々端子Ｔ２１及びＴ２２に接続され、第１のワ
ード線WL１にはセルＡ１及びＡ３が結合され、
第２のワード線WL２にはセルＡ２及びＡ４が結
合されている。第１及び第２のビツト／センス線
BL１及びBL２はビツト線デコーダ、プリチヤー
ジ及びセンス増幅器回路６４の端子Ｔ３１及びＴ
３２に各々接続され、第１のビツト／センス線
BL１にはセルＡ１及びＡ２が、第２のビツト／
センス線BL２にはセルＡ３及びＡ４が結合され
ている。制御パルス回路６０、ワード線デコーダ
及び駆動回路６２、並びにワード線デコーダ、プ
リチヤージ及びセンス増幅器回路６４は従来の回
路を用いてもよい。
第１図及び第２図に示したセルの動作をより良
く理解するためには、第３図に示したパルス・プ
ログラムを参照すればよい。第１図のセル、又は
例えば第２図のセルＡ１（その場合端子Ｔ１１，
Ｔ２１及びＴ３１が各々第１図のセルの端子Ｔ
１，Ｔ２及びＴ３に対応する）に情報を書込むに
は、電圧VT1、VT2及びVT3が、第３図の時間t0〜
t1の書込み部分に示すように各々端子Ｔ１、Ｔ２
及びＴ３に印加される。２進数の「１」を書込む
には、実線で示すように約20Vの電圧VT1が端子
Ｔ１に加えられ、約0Vの電圧VT3が端子Ｔ３に加
えられる。さらに、例えば20Vの電圧を端子Ｔ２
に加える事によつて、Ｎ＋拡散領域１２と厚い絶
縁層１８との間の全チヤネル領域１４に反転層が
形成される。この構成を用いるとフローテイン
グ・プレート２０の下のチヤネル領域１４は約
0Vである。20Vが端子Ｔ１に加えられており、
またフローテイング・プレート２０、薄い誘電体
層１６及びチヤネル領域１４によつて形成された
キヤパシタのキヤパシタンスがフローテイング・
プレート２０、デユアル電子インジエクタ構造体
２４及び制御プレート２２によつて形成されたキ
ヤパシタのキヤパシタよりもかなり大きいので、
殆んどの電圧降下はデユアル電子インジエクタ２
４で生じる。前に書込まれていなかつたセル又は
「０」状態に書込まれていたセルの場合、デユア
ル電子インジエクタ２４に与えられた電圧の大き
さは、フローテイング・プレート２０から制御プ
レート２２へ電子を流す事によつてフローテイン
グ・プレート２０上に正電荷を蓄積するのに充分
である。制御プレート２２に加えられた20Vの電
圧により約＋4Vの電圧V20が生じ、先程述べた電
子の流れによる正電荷の蓄積によつて約＋9Vに
増加する。以前に「１」が書込まれていた場合
は、デユアル・インジエクタ２４にかかる電圧の
大きさは、それ以上の電子の流れを生じさせるに
は不充分であり、制御プレート２２に加えられた
20Vによつて約＋9Vの電圧V20が生じ、以前に蓄
積されていた正電荷がそのまま残る。端子Ｔ１の
電圧が0Vに減少すると、フローテイング・プレ
ート２０の電圧はフローテイング・プレート２０
上の正電荷により約＋5Vになる。フローテイン
グ・プレート２０上の＋5Vの電圧はフローテイ
ング・プレートの下のチヤネル領域１４中に電位
井戸を維持し続け、端子Ｔ２の電圧が0Vに減少
した後も電位井戸により反転キヤパシタが形成さ
れる。従つてチヤネル領域１４に電荷が蓄積され
た状態が保たれ、後にこれを検出する事によつて
セル中に記憶されている「１」の存在を確認する
事ができる。もし「０」がセルに記憶されるなら
ば、第３図に示すように端子Ｔ１の電圧は約0V
にセツトされ、端子Ｔ２及びＴ３の電圧は約＋
20Vにセツトされる。この場合電荷の移動が、フ
ローテイング・プレート２０の以前の状態に依存
して起きる。もし「１」が記憶されていれば、フ
ローテイング・プレート２０の下のチヤネル領域
１４に反転層が存在し、従つてフローテイング・
プレート２０は容量性結合により少なくとも20V
になる。そしてデユアル電子インジエクタ２４に
加わるこの電圧の大きさは制御プレート２２から
フローテイング・ゲート２０への電子の流れを引
き起こし、第３図の破線に示すようにフローテイ
ング・プレート２０上に蓄積されていた正電荷を
中和する。もし「０」が記憶されていれば、フロ
ーテイング・プレート２０の下のチヤネル領域に
は先程述べた反転層は存在せず、従つてフローテ
イング・プレート２０の下のチヤネル領域１４へ
電荷は流れない。そのためフローテイング・プレ
ート２０への容量性結合は殆んど存在せず、従つ
てフローテイング・プレート２０は第３図の時間
t0〜t1のV20の点線で示されるように印加電圧VT2
及びVT3が０に戻つた後は０のままである。
く理解するためには、第３図に示したパルス・プ
ログラムを参照すればよい。第１図のセル、又は
例えば第２図のセルＡ１（その場合端子Ｔ１１，
Ｔ２１及びＴ３１が各々第１図のセルの端子Ｔ
１，Ｔ２及びＴ３に対応する）に情報を書込むに
は、電圧VT1、VT2及びVT3が、第３図の時間t0〜
t1の書込み部分に示すように各々端子Ｔ１、Ｔ２
及びＴ３に印加される。２進数の「１」を書込む
には、実線で示すように約20Vの電圧VT1が端子
Ｔ１に加えられ、約0Vの電圧VT3が端子Ｔ３に加
えられる。さらに、例えば20Vの電圧を端子Ｔ２
に加える事によつて、Ｎ＋拡散領域１２と厚い絶
縁層１８との間の全チヤネル領域１４に反転層が
形成される。この構成を用いるとフローテイン
グ・プレート２０の下のチヤネル領域１４は約
0Vである。20Vが端子Ｔ１に加えられており、
またフローテイング・プレート２０、薄い誘電体
層１６及びチヤネル領域１４によつて形成された
キヤパシタのキヤパシタンスがフローテイング・
プレート２０、デユアル電子インジエクタ構造体
２４及び制御プレート２２によつて形成されたキ
ヤパシタのキヤパシタよりもかなり大きいので、
殆んどの電圧降下はデユアル電子インジエクタ２
４で生じる。前に書込まれていなかつたセル又は
「０」状態に書込まれていたセルの場合、デユア
ル電子インジエクタ２４に与えられた電圧の大き
さは、フローテイング・プレート２０から制御プ
レート２２へ電子を流す事によつてフローテイン
グ・プレート２０上に正電荷を蓄積するのに充分
である。制御プレート２２に加えられた20Vの電
圧により約＋4Vの電圧V20が生じ、先程述べた電
子の流れによる正電荷の蓄積によつて約＋9Vに
増加する。以前に「１」が書込まれていた場合
は、デユアル・インジエクタ２４にかかる電圧の
大きさは、それ以上の電子の流れを生じさせるに
は不充分であり、制御プレート２２に加えられた
20Vによつて約＋9Vの電圧V20が生じ、以前に蓄
積されていた正電荷がそのまま残る。端子Ｔ１の
電圧が0Vに減少すると、フローテイング・プレ
ート２０の電圧はフローテイング・プレート２０
上の正電荷により約＋5Vになる。フローテイン
グ・プレート２０上の＋5Vの電圧はフローテイ
ング・プレートの下のチヤネル領域１４中に電位
井戸を維持し続け、端子Ｔ２の電圧が0Vに減少
した後も電位井戸により反転キヤパシタが形成さ
れる。従つてチヤネル領域１４に電荷が蓄積され
た状態が保たれ、後にこれを検出する事によつて
セル中に記憶されている「１」の存在を確認する
事ができる。もし「０」がセルに記憶されるなら
ば、第３図に示すように端子Ｔ１の電圧は約0V
にセツトされ、端子Ｔ２及びＴ３の電圧は約＋
20Vにセツトされる。この場合電荷の移動が、フ
ローテイング・プレート２０の以前の状態に依存
して起きる。もし「１」が記憶されていれば、フ
ローテイング・プレート２０の下のチヤネル領域
１４に反転層が存在し、従つてフローテイング・
プレート２０は容量性結合により少なくとも20V
になる。そしてデユアル電子インジエクタ２４に
加わるこの電圧の大きさは制御プレート２２から
フローテイング・ゲート２０への電子の流れを引
き起こし、第３図の破線に示すようにフローテイ
ング・プレート２０上に蓄積されていた正電荷を
中和する。もし「０」が記憶されていれば、フロ
ーテイング・プレート２０の下のチヤネル領域に
は先程述べた反転層は存在せず、従つてフローテ
イング・プレート２０の下のチヤネル領域１４へ
電荷は流れない。そのためフローテイング・プレ
ート２０への容量性結合は殆んど存在せず、従つ
てフローテイング・プレート２０は第３図の時間
t0〜t1のV20の点線で示されるように印加電圧VT2
及びVT3が０に戻つた後は０のままである。
セルに記憶された情報を読取るには、端子Ｔ１
は0Vのまま、端子T3の電圧は第３図の時間t1〜
t2に示すように約＋5Vのプリチヤージ電圧に上
昇され、その後端子Ｔ３は電気的にフロートする
事を許される。時間t2に端子Ｔ２の電圧は約＋
5Vの動作電圧に上昇され、端子Ｔ３の電圧が観
測される。もし数「１」がセルに記憶されていれ
ば、電位井戸中の電荷がＮ＋拡散領域１２に流入
し、時間t2〜t3の電圧VT3で示されるように端子
Ｔ３の電荷はいくらか放電される。しかし、もし
数「０」がセルに記憶されていれば、チヤネル領
域１４には放電に利用できる電荷は存在せず、従
つて端子Ｔ３は時間t2〜t3の破線の電圧曲線VT3
に示すように＋5Vに留まる。
は0Vのまま、端子T3の電圧は第３図の時間t1〜
t2に示すように約＋5Vのプリチヤージ電圧に上
昇され、その後端子Ｔ３は電気的にフロートする
事を許される。時間t2に端子Ｔ２の電圧は約＋
5Vの動作電圧に上昇され、端子Ｔ３の電圧が観
測される。もし数「１」がセルに記憶されていれ
ば、電位井戸中の電荷がＮ＋拡散領域１２に流入
し、時間t2〜t3の電圧VT3で示されるように端子
Ｔ３の電荷はいくらか放電される。しかし、もし
数「０」がセルに記憶されていれば、チヤネル領
域１４には放電に利用できる電荷は存在せず、従
つて端子Ｔ３は時間t2〜t3の破線の電圧曲線VT3
に示すように＋5Vに留まる。
セルから情報を読取つた後、第３図の時間t3〜
t5のサイクルの再記憶部分に示すように、２進情
報の数「１」を表わす電荷が再び電位井戸に導入
されなければならない。電圧VT1を0Vに、電圧
VT2を＋5Vにし、電圧VT3を0Vに下げると、正に
帯電したフローテイング・プレート２０によつて
形成された電位井戸のための電荷源が作られる。
時間t4において端子Ｔ２の電圧は0Vに減少し、
電位井戸中の電荷をトラツプする。
t5のサイクルの再記憶部分に示すように、２進情
報の数「１」を表わす電荷が再び電位井戸に導入
されなければならない。電圧VT1を0Vに、電圧
VT2を＋5Vにし、電圧VT3を0Vに下げると、正に
帯電したフローテイング・プレート２０によつて
形成された電位井戸のための電荷源が作られる。
時間t4において端子Ｔ２の電圧は0Vに減少し、
電位井戸中の電荷をトラツプする。
メモリが使用されていない時、即ち待機中は、
各端子Ｔ１，Ｔ２及びＴ３は０電圧であり、フロ
ーテイング・プレート２０は「１」が記憶されて
いれば＋5Vに帯電されたまま、一方「０」が記
憶されていれば0Vである。フローテイング・プ
レート上の電荷は所望であれば10年以上殆んど変
化しないでいる事が見い出されている。
各端子Ｔ１，Ｔ２及びＴ３は０電圧であり、フロ
ーテイング・プレート２０は「１」が記憶されて
いれば＋5Vに帯電されたまま、一方「０」が記
憶されていれば0Vである。フローテイング・プ
レート上の電荷は所望であれば10年以上殆んど変
化しないでいる事が見い出されている。
サイクルの書込み部分の間の電圧VT1は＋20V
の大きさを持つように書かれているが、もし数
「１」に関してより大きな信号が望ましければ、
より高い電圧例えば25Vを時間t0〜t1に端子Ｔ１
に加えてもよく、又数「０」がセルに書込まれる
時に少し負のパルスを端子Ｔ１に加えてもよい。
の大きさを持つように書かれているが、もし数
「１」に関してより大きな信号が望ましければ、
より高い電圧例えば25Vを時間t0〜t1に端子Ｔ１
に加えてもよく、又数「０」がセルに書込まれる
時に少し負のパルスを端子Ｔ１に加えてもよい。
セルに記憶された情報を消去するには、これま
で説明して来た方法で数「０」が各セルに書込ま
れる。
で説明して来た方法で数「０」が各セルに書込ま
れる。
第２図のワード線WL１等のワード線にパルス
を加え、ビツト／センス線BL１及びBL２等のビ
ツト線に適当なパルスを加える事によつて、ワー
ド線に付属したセルの列が同時に書込み又は読取
りされる。また電圧VT2及びVT3を0Vに保ち、制
御パルス回路６０の端子Ｔ１１及びＴ１２に例え
ば−20Vの負パルスを加える事によつて第２図の
配列の全てのセルを同時に消去し得る。
を加え、ビツト／センス線BL１及びBL２等のビ
ツト線に適当なパルスを加える事によつて、ワー
ド線に付属したセルの列が同時に書込み又は読取
りされる。また電圧VT2及びVT3を0Vに保ち、制
御パルス回路６０の端子Ｔ１１及びＴ１２に例え
ば−20Vの負パルスを加える事によつて第２図の
配列の全てのセルを同時に消去し得る。
第２図のセルＡ２，Ａ３及びＡ４も、適当なワ
ード線、ビツト／センス線及び制御線を選択する
事によつて第２図のセルＡ１又は第１図のセルと
同様の方法で書込み、読取り及び消去する事がで
きる。例えばセルＡ２を選択するためには、第１
のビツト／センス線BL１、第２のワード線WL
２及び第２の制御線CL２が使われ、セルＡ３を
選択するためには、第２のビツト／センス線BL
２、第１のワード線WL１及び第１の制御線CL
１が使われる。セルＡ４を選択するには、第２の
ビツト／センス線BL２、第２のワード線WL２
及び第２の制御線CL２が用いられる。
ード線、ビツト／センス線及び制御線を選択する
事によつて第２図のセルＡ１又は第１図のセルと
同様の方法で書込み、読取り及び消去する事がで
きる。例えばセルＡ２を選択するためには、第１
のビツト／センス線BL１、第２のワード線WL
２及び第２の制御線CL２が使われ、セルＡ３を
選択するためには、第２のビツト／センス線BL
２、第１のワード線WL１及び第１の制御線CL
１が使われる。セルＡ４を選択するには、第２の
ビツト／センス線BL２、第２のワード線WL２
及び第２の制御線CL２が用いられる。
第３図に本発明のセルが動作し得るある特定の
パルス・プログラムが示されているが、所望であ
れば他のパルス・プログラムを用いてもよい。例
えば第１図の制御プレート２２又は制御線CL１
及びCL２等の全ての制御線を相互接続し、選択
されたワードに全ての「０」を書込んだ後全ての
「１」を書込めば、制御プレート又は制御線のデ
コードの必要はなくなる。
パルス・プログラムが示されているが、所望であ
れば他のパルス・プログラムを用いてもよい。例
えば第１図の制御プレート２２又は制御線CL１
及びCL２等の全ての制御線を相互接続し、選択
されたワードに全ての「０」を書込んだ後全ての
「１」を書込めば、制御プレート又は制御線のデ
コードの必要はなくなる。
端子Ｔ２に第１図の制御ゲート３２の下のチヤ
ネル領域１４を反転するのに充分な電圧を与え、
端子Ｔ１及びＴ３に適当なパルスを与える事によ
つて、フローテイング・プレート２０上に正負の
両方の電荷を与える事により、より広い動作範囲
が得られ、その結果雑音耐性が増加し信号が改善
されるであろう。
ネル領域１４を反転するのに充分な電圧を与え、
端子Ｔ１及びＴ３に適当なパルスを与える事によ
つて、フローテイング・プレート２０上に正負の
両方の電荷を与える事により、より広い動作範囲
が得られ、その結果雑音耐性が増加し信号が改善
されるであろう。
第２図では簡明さのために４つのセルしか持た
ない配列を説明したが、実際は数百のワード線が
用いられ、各ワード線には数百個のセルが結合さ
れ、数万個のセルの配列が作られる。
ない配列を説明したが、実際は数百のワード線が
用いられ、各ワード線には数百個のセルが結合さ
れ、数万個のセルの配列が作られる。
本発明の実施例はＰ型半導体基板を有するもの
として説明して来たが、全ての極性を反転すれば
Ｎ型基板を用いる事も可能である。従つてフロー
テイング・プレートを選択的に充電及び放電しフ
ローテイング・プレートの下の電荷の有無を検出
する事によつて、単一の拡散領域を有する１デバ
イス・セルを用いたEAROMに使用可能な単純
でコンパクトなセルが得られる。また本発明のセ
ルは事実上永久に情報を記憶できると共に、通常
の１デバイス・ダイナミツクFET RAMセルと
同程度の速さで読み出しが可能で、１極性の比較
的低い電圧で書込みができ、低消費電力である。
として説明して来たが、全ての極性を反転すれば
Ｎ型基板を用いる事も可能である。従つてフロー
テイング・プレートを選択的に充電及び放電しフ
ローテイング・プレートの下の電荷の有無を検出
する事によつて、単一の拡散領域を有する１デバ
イス・セルを用いたEAROMに使用可能な単純
でコンパクトなセルが得られる。また本発明のセ
ルは事実上永久に情報を記憶できると共に、通常
の１デバイス・ダイナミツクFET RAMセルと
同程度の速さで読み出しが可能で、１極性の比較
的低い電圧で書込みができ、低消費電力である。
第１図は本発明のメモリ・セルの断面図、第２
図は第１図に示した型のセルの配列の平面図、第
３図は第１図及び第２図のセルの動作に用いられ
るパルス・プログラムの図である。 １０……半導体基板、１２……拡散領域、１４
……チヤネル領域、１６……薄い誘電体層、２０
……フローテイング・プレート、２２……制御プ
レート、２４……デユアル・インジエクタ、３２
……制御ゲート。
図は第１図に示した型のセルの配列の平面図、第
３図は第１図及び第２図のセルの動作に用いられ
るパルス・プログラムの図である。 １０……半導体基板、１２……拡散領域、１４
……チヤネル領域、１６……薄い誘電体層、２０
……フローテイング・プレート、２２……制御プ
レート、２４……デユアル・インジエクタ、３２
……制御ゲート。
Claims (1)
- 【特許請求の範囲】 １ 第１の導電型の半導体基板と、 上記半導体基板中にあつて、チヤネル領域の一
端を画定する第２の導電型の領域と、 制御プレートと、 上記制御プレート及び上記チヤネル領域の間に
配置されたフローテイング・プレートと、 上記制御プレートと上記フローテイング・プレ
ートとの間に存在し、上記制御プレートと接触す
る側及び上記フローテイング・プレートと接触す
る側においてシリコンを豊富に含む二酸化シリコ
ンを有する二酸化シリコンよりなるデユアル電子
インジエクタ構造体と、 上記フローテイング・プレート及び上記第２の
導電型の領域の間に存在し、上記チヤネル領域に
結合された制御ゲートと、 上記反転キヤパシタに電荷を供給するための手
段と、 上記チヤネル領域に反転キヤパシタを形成する
ように上記フローデイング・プレートを選択的に
充電するための手段と、 上記反転キヤパシタに電荷を供給するための手
段と、 上記反転キヤパシタの電荷を検出する手段とを
有するメモリ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/221,958 US4375085A (en) | 1981-01-02 | 1981-01-02 | Dense electrically alterable read only memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57113485A JPS57113485A (en) | 1982-07-14 |
| JPS6322626B2 true JPS6322626B2 (ja) | 1988-05-12 |
Family
ID=22830157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18388481A Granted JPS57113485A (en) | 1981-01-02 | 1981-11-18 | Memory |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4375085A (ja) |
| EP (1) | EP0055803B1 (ja) |
| JP (1) | JPS57113485A (ja) |
| DE (1) | DE3175419D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04178987A (ja) * | 1990-11-14 | 1992-06-25 | Matsushita Electric Ind Co Ltd | 磁気記録再生装置 |
Families Citing this family (10)
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|---|---|---|---|---|
| DE3174858D1 (en) * | 1980-12-25 | 1986-07-24 | Fujitsu Ltd | Nonvolatile semiconductor memory device |
| US4729115A (en) * | 1984-09-27 | 1988-03-01 | International Business Machines Corporation | Non-volatile dynamic random access memory cell |
| JPS6180866A (ja) * | 1984-09-27 | 1986-04-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 不揮発性半導体メモリ・セル |
| US4665417A (en) * | 1984-09-27 | 1987-05-12 | International Business Machines Corporation | Non-volatile dynamic random access memory cell |
| JPS6365674A (ja) * | 1986-09-05 | 1988-03-24 | Agency Of Ind Science & Technol | 半導体不揮発性ｒａｍ |
| EP0429720A1 (en) * | 1989-12-01 | 1991-06-05 | Koninklijke Philips Electronics N.V. | Single-transistor-EEPROM-cell |
| JPH0737996A (ja) * | 1993-07-26 | 1995-02-07 | Mitsubishi Electric Corp | メモリセルにトランジスタを用いない半導体記憶装置およびその製造方法 |
| US6713810B1 (en) * | 2003-02-10 | 2004-03-30 | Micron Technology, Inc. | Non-volatile devices, and electronic systems comprising non-volatile devices |
| US7092288B2 (en) * | 2004-02-04 | 2006-08-15 | Atmel Corporation | Non-volatile memory array with simultaneous write and erase feature |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US160530A (en) * | 1875-03-09 | Joseph lessler | ||
| US153359A (en) * | 1874-07-21 | Improvement in treadles | ||
| US200851A (en) * | 1878-03-05 | Improvement in reed-organs | ||
| US124003A (en) * | 1872-02-27 | Improvement in water-closets | ||
| US3911464A (en) * | 1973-05-29 | 1975-10-07 | Ibm | Nonvolatile semiconductor memory |
| US3914855A (en) * | 1974-05-09 | 1975-10-28 | Bell Telephone Labor Inc | Methods for making MOS read-only memories |
| DE2450116C2 (de) * | 1974-10-22 | 1976-09-16 | Siemens AG, 1000 Berlin und 8000 München | Dynamisches Ein-Transistor-Speicherelement für nichtflüchtige Speicher und Verfahren zu seinem Betrieb |
| US4161039A (en) * | 1976-12-15 | 1979-07-10 | Siemens Aktiengesellschaft | N-Channel storage FET |
| US4104675A (en) * | 1977-06-21 | 1978-08-01 | International Business Machines Corporation | Moderate field hole and electron injection from one interface of MIM or MIS structures |
| JPS6026303B2 (ja) * | 1977-07-08 | 1985-06-22 | 株式会社日立製作所 | 半導体不揮発性記憶装置 |
| DE2842545C2 (de) * | 1978-09-29 | 1980-07-31 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Halbleiterspeicher mit Depletion-Varaktoren als Speicherkondensatoren |
| EP0024732A3 (de) * | 1979-08-31 | 1983-01-12 | Siemens Aktiengesellschaft | Monolithische statische Speicherzelle, Verfahren zu ihrer Herstellung und Verfahren zu ihrem Betrieb |
-
1981
- 1981-01-02 US US06/221,958 patent/US4375085A/en not_active Expired - Lifetime
- 1981-10-20 DE DE8181108551T patent/DE3175419D1/de not_active Expired
- 1981-10-20 EP EP81108551A patent/EP0055803B1/en not_active Expired
- 1981-11-18 JP JP18388481A patent/JPS57113485A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04178987A (ja) * | 1990-11-14 | 1992-06-25 | Matsushita Electric Ind Co Ltd | 磁気記録再生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0055803B1 (en) | 1986-10-01 |
| DE3175419D1 (en) | 1986-11-06 |
| JPS57113485A (en) | 1982-07-14 |
| EP0055803A3 (en) | 1983-11-09 |
| US4375085A (en) | 1983-02-22 |
| EP0055803A2 (en) | 1982-07-14 |
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