JPS63228641A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63228641A JPS63228641A JP62060940A JP6094087A JPS63228641A JP S63228641 A JPS63228641 A JP S63228641A JP 62060940 A JP62060940 A JP 62060940A JP 6094087 A JP6094087 A JP 6094087A JP S63228641 A JPS63228641 A JP S63228641A
- Authority
- JP
- Japan
- Prior art keywords
- bipolar
- cmos
- wiring
- basic
- basic cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に係り、特に配線領域の幅
を最適化し集積度を上げるに好適なマスタスライス方式
ゲートアレイに関する。
を最適化し集積度を上げるに好適なマスタスライス方式
ゲートアレイに関する。
マスタスライス方式ゲートアレイにおいて、ＭＯＳトラ
ンジスタより成るベーシックセルをチップの内部領域に
敷き詰め、セルアレイ領域を機能素子領域としても配線
領域としても使うことができるものとして例えば特開昭
５８−１１９６４７が挙げられる。また、この様なＭＯ
３全面敷き詰め方式のゲートアレイにおいて、ＭＯＳよ
り成るベーシックセルの配列方法について、日経マイク
ロデバイス７月号に記載されている。しかし、上記ＭＯ
３全面敷き詰めゲートアレイにおいては、配線チャネル
領域の最小単位がＭＯＳのトランジスタサイズにより制
限されている。したがって、チャネル幅の設定に制限が
あり、チャネル幅をトラック本数にあわせて最適化する
という点については配慮されていなかった。また、チッ
プ内に、ＭＯＳトランジスタとバイポーラトランジスタ
より成るべ−シックセルを形成するゲートアレイは、例
えば特開昭５９−３９０６０に開示されている。上記ゲ
ートアレイにおいては、ＭＯＳトランジスタとバイポー
ラトランジスタより成るベーシックセル列間に第２図に
示す様に専用の配線領域があらかじめ設けられている。
ンジスタより成るベーシックセルをチップの内部領域に
敷き詰め、セルアレイ領域を機能素子領域としても配線
領域としても使うことができるものとして例えば特開昭
５８−１１９６４７が挙げられる。また、この様なＭＯ
３全面敷き詰め方式のゲートアレイにおいて、ＭＯＳよ
り成るベーシックセルの配列方法について、日経マイク
ロデバイス７月号に記載されている。しかし、上記ＭＯ
３全面敷き詰めゲートアレイにおいては、配線チャネル
領域の最小単位がＭＯＳのトランジスタサイズにより制
限されている。したがって、チャネル幅の設定に制限が
あり、チャネル幅をトラック本数にあわせて最適化する
という点については配慮されていなかった。また、チッ
プ内に、ＭＯＳトランジスタとバイポーラトランジスタ
より成るべ−シックセルを形成するゲートアレイは、例
えば特開昭５９−３９０６０に開示されている。上記ゲ
ートアレイにおいては、ＭＯＳトランジスタとバイポー
ラトランジスタより成るベーシックセル列間に第２図に
示す様に専用の配線領域があらかじめ設けられている。
したがって、配線領域は少なくとも専用配線領域より大
きく、この場合にもチャネル幅をトランク本数にあわせ
て最適化するという点については配慮されていなかった
。
きく、この場合にもチャネル幅をトランク本数にあわせ
て最適化するという点については配慮されていなかった
。
上記従来技術は配線チャネル領域の幅をチャネル内トラ
ック本数にあわせてきめ細く変化し、チャネル領域の最
適化を行うという点について配慮がされておらず、不使
用の配線領域が生じチップ面積を増大する問題があった
。
ック本数にあわせてきめ細く変化し、チャネル領域の最
適化を行うという点について配慮がされておらず、不使
用の配線領域が生じチップ面積を増大する問題があった
。
本発明の目的は、配線チャネル領域の幅をきめ細く変化
する事を可能とし、不使用の配線チャネル領域を最小限
におさえチップ面積の増大を防ぐことにある。
する事を可能とし、不使用の配線チャネル領域を最小限
におさえチップ面積の増大を防ぐことにある。
上記目的は、ＭｏＳトランジスタとバイポーラトランジ
スタを定められた繰り返し単位でチップ内に第１図の様
に全面敷き詰め、ＭＯＳトランジスタおよびバイポーラ
１−ランジスタを適宜論理素子あるいは配線領域として
用いることにより達成される。
スタを定められた繰り返し単位でチップ内に第１図の様
に全面敷き詰め、ＭＯＳトランジスタおよびバイポーラ
１−ランジスタを適宜論理素子あるいは配線領域として
用いることにより達成される。
第３図（ａ）はＣＭＯＳ全Ｏ５全面めの１セル行を示し
ている。３０はＰＭＯＳ、３１はＮＨＯ２であり、ＰＭ
ＯＳとＮＨＯ３が交互に並んでいる。
ている。３０はＰＭＯＳ、３１はＮＨＯ２であり、ＰＭ
ＯＳとＮＨＯ３が交互に並んでいる。
この例では配線チャネルとして用いる最小単位はＭＯＳ
の高さａである。したがって、チャネル領域はａ、２ａ
、３ａ・・・という様にＭＯＳの高さａの整数倍で変化
する。また、第３図（ｂ）は、専用配線領域を持つバイ
ポーラ・ＣＭＯＳ複合ゲートアレイの基本セル行を示し
ている。３２はバイポーラトランジスタ、３３はＰＭＯ
Ｓ、３４はＮ Ｍ ＯＳでありＰＭＯＳとＮＨＯ３で構
成されるＣＭＯＳをバイポーラトランジスタが挾んでい
る。
の高さａである。したがって、チャネル領域はａ、２ａ
、３ａ・・・という様にＭＯＳの高さａの整数倍で変化
する。また、第３図（ｂ）は、専用配線領域を持つバイ
ポーラ・ＣＭＯＳ複合ゲートアレイの基本セル行を示し
ている。３２はバイポーラトランジスタ、３３はＰＭＯ
Ｓ、３４はＮ Ｍ ＯＳでありＰＭＯＳとＮＨＯ３で構
成されるＣＭＯＳをバイポーラトランジスタが挾んでい
る。
更に斜線部３５は専用配線領域であり、この領域に論理
素子を構成する事はできない。したがって、チャネル領
域は少なくとも専用配線領域の高さＣより大きい。チャ
ネル領域を増す場合はバイポーラ素子上を配線領域とし
て使用することができる。
素子を構成する事はできない。したがって、チャネル領
域は少なくとも専用配線領域の高さＣより大きい。チャ
ネル領域を増す場合はバイポーラ素子上を配線領域とし
て使用することができる。
この時のチャネル領域は、バイポーラトランジスタの高
さをｂとするとｃ＋ｂがチャネル領域となる。更にチャ
ネル領域を増す場合にはＰＭＯＳとＮ Ｍ ＯＳ上を配
線領域として使用する。この場合には結局、基本セル１
個を配線領域として使用するので基本セルを挾んで一段
上の専用配線領域が共通の配線領域となり、全体として
２ｃ＋２ｂ＋２ａ’ がチャネル領域となる。これに対
し、第３図（ｃ）は本発明より成るバイポーラＣＭＯＳ
敷き詰め方式のセル行の一例を示している。３２はバイ
ポーラトランジスタであり、３３のＰＭＯＳと３４のＮ
ＭＯＳペアを３２のバイポーラトランジスタが挾んだ形
となっており、この３２，３３゜３４．３２を１つの基
本セル単位として、繰り返しチップ全面に敷き詰められ
ている。この基本セルをバイポーラ素子及びＭＯ３素子
を基本単位として順次配線領域として使用する事ができ
る。この場合、実施例にて後述する様に、配線チャネル
領域に隣接するバイポーラ及びＭＯＳトランジスタを余
す事なく利用して１つの論理素子を形成できる。配線領
域の最小単位はバイポーラトランジスタの高さｂであり
、順次す、２ｂ、２ｂ＋ａ’ 。
さをｂとするとｃ＋ｂがチャネル領域となる。更にチャ
ネル領域を増す場合にはＰＭＯＳとＮ Ｍ ＯＳ上を配
線領域として使用する。この場合には結局、基本セル１
個を配線領域として使用するので基本セルを挾んで一段
上の専用配線領域が共通の配線領域となり、全体として
２ｃ＋２ｂ＋２ａ’ がチャネル領域となる。これに対
し、第３図（ｃ）は本発明より成るバイポーラＣＭＯＳ
敷き詰め方式のセル行の一例を示している。３２はバイ
ポーラトランジスタであり、３３のＰＭＯＳと３４のＮ
ＭＯＳペアを３２のバイポーラトランジスタが挾んだ形
となっており、この３２，３３゜３４．３２を１つの基
本セル単位として、繰り返しチップ全面に敷き詰められ
ている。この基本セルをバイポーラ素子及びＭＯ３素子
を基本単位として順次配線領域として使用する事ができ
る。この場合、実施例にて後述する様に、配線チャネル
領域に隣接するバイポーラ及びＭＯＳトランジスタを余
す事なく利用して１つの論理素子を形成できる。配線領
域の最小単位はバイポーラトランジスタの高さｂであり
、順次す、２ｂ、２ｂ＋ａ’ 。
２ｂ＋２ａ’・・・という様にチャネル領域を細かく変
化する事ができる。ここで用いた長さａ、ａ’ 。
化する事ができる。ここで用いた長さａ、ａ’ 。
ｂ、ｃが実際どの程度の長さかを配線のピッチ数で表わ
すと、ａは８ピツチ、ａ′は６ピツチ、ｂは２ピツチ、
Ｃは３ｏピツチである。ａとａ′はともにＭＯＳの大き
さであるのに値が異なる理由は、ａはＣＭＯＳゲートア
レイで用いるＭＯＳの大きさであり、ａ′はバイポーラ
・ＣＭＯＳゲートアレイで用いるＭＯＳの大きさであっ
て、ａ＞ａ′の関係である。なぜなら、ＭＯＳゲートア
レイでは、負荷駆動能力を上げる為にＭ ＯＳサイズを
ある程度大きくする必要があるのに対し、バイポーラ・
ＣＭＯＳゲートアレイの場合は、バイポーラトランジス
タによって負荷駆動能力を上げているので、ＣＭＯＳゲ
ートアレイに比較してＭＯＳサイズを小さくする事がで
きる。ここで、Ｂ１ＣＭＯＳとＣＭ ＯＳの基本セルの
レイアウト例を第８図に示し、上述したａ、ａ’ 、ｂ
が具体的にどの領域に対応するのかを説明する。第８図
において、８０はＢｉＣＭＯＳの基本セル、８１はＣＭ
ＯＳの基本セルを示している。それぞれ３人力Ｎ Ａ
Ｎ Ｄ相当の論理セルを構成する事ができる。（、）に
示すＢ１ＣＭＯＳセルにおいて、８２はバイポーラトラ
ンシタであり、セル１個につき、２つのバイポーラトラ
ンジスタがある。８３はＰＭＯ５であり％８４はＮ Ｍ
ＯＳである。８５はＭＯＳのゲートであり、３人力Ｎ
ＡＮＤ相当の論理セルをＢ１ＣＭＯＳとしてもＣＭＯＳ
としても構成可能な様にレイアウトされている。一方、
（ｂ）に示すＣＭＯＳセルにおいて、８６はＰＭＯ３で
あり、８７はＮＭＯＳである。（ａ）と同様８５はＭ
ＯＳのゲートであり、３人力ＮＡＮＤ相当の論理セルを
ＣＭＯＳとして構成可能である。図（ａ）において、８
８に示す領域はバイポーラトランジスタの占有する領域
であり、上述した記号すに相当し、２ピツチである。
すと、ａは８ピツチ、ａ′は６ピツチ、ｂは２ピツチ、
Ｃは３ｏピツチである。ａとａ′はともにＭＯＳの大き
さであるのに値が異なる理由は、ａはＣＭＯＳゲートア
レイで用いるＭＯＳの大きさであり、ａ′はバイポーラ
・ＣＭＯＳゲートアレイで用いるＭＯＳの大きさであっ
て、ａ＞ａ′の関係である。なぜなら、ＭＯＳゲートア
レイでは、負荷駆動能力を上げる為にＭ ＯＳサイズを
ある程度大きくする必要があるのに対し、バイポーラ・
ＣＭＯＳゲートアレイの場合は、バイポーラトランジス
タによって負荷駆動能力を上げているので、ＣＭＯＳゲ
ートアレイに比較してＭＯＳサイズを小さくする事がで
きる。ここで、Ｂ１ＣＭＯＳとＣＭ ＯＳの基本セルの
レイアウト例を第８図に示し、上述したａ、ａ’ 、ｂ
が具体的にどの領域に対応するのかを説明する。第８図
において、８０はＢｉＣＭＯＳの基本セル、８１はＣＭ
ＯＳの基本セルを示している。それぞれ３人力Ｎ Ａ
Ｎ Ｄ相当の論理セルを構成する事ができる。（、）に
示すＢ１ＣＭＯＳセルにおいて、８２はバイポーラトラ
ンシタであり、セル１個につき、２つのバイポーラトラ
ンジスタがある。８３はＰＭＯ５であり％８４はＮ Ｍ
ＯＳである。８５はＭＯＳのゲートであり、３人力Ｎ
ＡＮＤ相当の論理セルをＢ１ＣＭＯＳとしてもＣＭＯＳ
としても構成可能な様にレイアウトされている。一方、
（ｂ）に示すＣＭＯＳセルにおいて、８６はＰＭＯ３で
あり、８７はＮＭＯＳである。（ａ）と同様８５はＭ
ＯＳのゲートであり、３人力ＮＡＮＤ相当の論理セルを
ＣＭＯＳとして構成可能である。図（ａ）において、８
８に示す領域はバイポーラトランジスタの占有する領域
であり、上述した記号すに相当し、２ピツチである。
すなわち、８８の領域は配線を２本通す事が可能な領域
幅である。一方、８９に示す領域はＭＯＳトランジスタ
の占有する領域であり、上述した記号ａ′に相当し、６
ピツチである。すなわち、８９の領域はＰＭＯ３，ＮＭ
ＯＳそれぞれ配線を６本通す事が可能な領域幅である。
幅である。一方、８９に示す領域はＭＯＳトランジスタ
の占有する領域であり、上述した記号ａ′に相当し、６
ピツチである。すなわち、８９の領域はＰＭＯ３，ＮＭ
ＯＳそれぞれ配線を６本通す事が可能な領域幅である。
このようにバイポーラトランジスタの占有する領域８８
はＭＯＳの占有する占有８９よりも小さく、従ってバイ
ポーラトランジスタの占有する領域を配線領域として有
効に利用する事によって配線ピッチを細く変化する事が
できる。一方、図（ｂ）において、９０に示す領域はＭ
ＯＳトランジスタの占有する領域であり、上述した記号
ａに相当し、８ピツチである。すなわち、９０の領域は
配線を８本通す事が可能な領域幅である。以上示した領
域幅ａ、ａ’ 。
はＭＯＳの占有する占有８９よりも小さく、従ってバイ
ポーラトランジスタの占有する領域を配線領域として有
効に利用する事によって配線ピッチを細く変化する事が
できる。一方、図（ｂ）において、９０に示す領域はＭ
ＯＳトランジスタの占有する領域であり、上述した記号
ａに相当し、８ピツチである。すなわち、９０の領域は
配線を８本通す事が可能な領域幅である。以上示した領
域幅ａ、ａ’ 。
ｂはバイポーラトランジスタおよび、ＭＯＳトランジス
タがそれぞれ単体素子として占有する領域であり、単体
としての性能を変化する事なくこれらの幅を自由に変化
する事はできない。ここで。
タがそれぞれ単体素子として占有する領域であり、単体
としての性能を変化する事なくこれらの幅を自由に変化
する事はできない。ここで。
図（ａ）のＢ１ＣＭＯＳセルに用いるＭＯＳの領域８９
が、図（ｂ）のＣＭＯＳセルに用いるＭＯＳの領域９０
よりも２ピッチ小さくなる理由を第９図を用いて説明す
る。第９図は基本セルが構成する論理セルの信号伝搬遅
延時間の負荷容量依存性を示したものである。９０はＢ
ｉＣＭＯＳ基本セルによる論理セルの特性を示し、９１
は通常のＣＭＯＳゲートアレイに用いられるＭＯＳサイ
ズを持ったＣＭＯＳ基本セルによる論理セルの特性を示
し、９２は９０のＢ１ＣＭＯＳセルに用いたものと同一
のＭＯＳサイズを持ったＣＭＯＳ基本セルによる論理セ
ルの特性を示す。９０の負荷依存性は９１の約−であ上 り、９２の約−である。この様にＣＭＯＳはＢｉＣＭＯ
Ｓに比較して遅延時間の負荷依存性が大きい為に、面積
の許す限りＭＯＳサイズを大きくしてＭＯＳの駆動能力
を上げる必要がある。特にゲートアレイにおいては遅延
時間の負荷依存性の小さい事が非常に重要な特性である
。従って、遅延時間の負荷依存性を改善する為に、ＣＭ
ＯＳゲートアレイのＭ ＯＳサイズは、Ｂ１ＣＭＯＳゲ
ートアレイのＭＯＳサイズより大きくならざるを得ない
。以上の説明で明らかな様に、Ｂ ｊ、ＣＭ ＯＳ基本
セルのバイポーラの占有領域幅すおよびＭＯＳの占有領
域幅ａ′はＣＭＯＳｌ＆本セルのＭＯＳの占有領域幅ａ
よりも小さいので、本発明によるＢ１ＣＭＯＳ敷き詰め
方式によれば従来方式に比較してより細かく配線領域を
変化する事が可能となる。各方式の配線チャネルのバリ
エーションを表１に示す。
が、図（ｂ）のＣＭＯＳセルに用いるＭＯＳの領域９０
よりも２ピッチ小さくなる理由を第９図を用いて説明す
る。第９図は基本セルが構成する論理セルの信号伝搬遅
延時間の負荷容量依存性を示したものである。９０はＢ
ｉＣＭＯＳ基本セルによる論理セルの特性を示し、９１
は通常のＣＭＯＳゲートアレイに用いられるＭＯＳサイ
ズを持ったＣＭＯＳ基本セルによる論理セルの特性を示
し、９２は９０のＢ１ＣＭＯＳセルに用いたものと同一
のＭＯＳサイズを持ったＣＭＯＳ基本セルによる論理セ
ルの特性を示す。９０の負荷依存性は９１の約−であ上 り、９２の約−である。この様にＣＭＯＳはＢｉＣＭＯ
Ｓに比較して遅延時間の負荷依存性が大きい為に、面積
の許す限りＭＯＳサイズを大きくしてＭＯＳの駆動能力
を上げる必要がある。特にゲートアレイにおいては遅延
時間の負荷依存性の小さい事が非常に重要な特性である
。従って、遅延時間の負荷依存性を改善する為に、ＣＭ
ＯＳゲートアレイのＭ ＯＳサイズは、Ｂ１ＣＭＯＳゲ
ートアレイのＭＯＳサイズより大きくならざるを得ない
。以上の説明で明らかな様に、Ｂ ｊ、ＣＭ ＯＳ基本
セルのバイポーラの占有領域幅すおよびＭＯＳの占有領
域幅ａ′はＣＭＯＳｌ＆本セルのＭＯＳの占有領域幅ａ
よりも小さいので、本発明によるＢ１ＣＭＯＳ敷き詰め
方式によれば従来方式に比較してより細かく配線領域を
変化する事が可能となる。各方式の配線チャネルのバリ
エーションを表１に示す。
表 １
以上の如く、本発明より成るバイポーラ・ＣＭＯＳ全Ｏ
３全面め方式では、ＣＭＯＳ全Ｏ３全面め方式や、固定
チャネル方式に比較してよりきめ細かく配線チャネル領
域を変化する事ができるので、配線チャネル幅の最適化
を行ってチップ面積の増大を防ぐ事ができる。
３全面め方式では、ＣＭＯＳ全Ｏ３全面め方式や、固定
チャネル方式に比較してよりきめ細かく配線チャネル領
域を変化する事ができるので、配線チャネル幅の最適化
を行ってチップ面積の増大を防ぐ事ができる。
以下、本発明の実施例を第４図、第５図、第６図にて説
明する。４３はチップ内部に敷き詰められたバイポーラ
及びＭＯＳトランジスタより成るセル行の部分を示す。
明する。４３はチップ内部に敷き詰められたバイポーラ
及びＭＯＳトランジスタより成るセル行の部分を示す。
（、）は素子上にチャネル領域を設けない場合を示す。
３２はバイポーラトランジスタ、３３はＰＭＯＳ、３４
はＮＭＯ３，であり図に示す様にバイポーラ、ＰＭＯＳ
、ＮＭＯ３゜バイポーラ、バイポーラ、ＰＭＯＳ、ＮＭ
Ｏ３゜・・・という順に規則的に並んでいる。４０に示
すようにＰＭＯＳ、ＮＭＯ３とそれを挾むバイポーラ２
個で１個のバイポーラｃＭＯ３店本セルを構成する。セ
ル行は、バイポーラＣＭＯＳ基本セル４０が繰り返し並
んでいる事になる。（ｂ）は斜線部４４で示すバイポー
ラトランジスタの領域を配線チャネル領域として用いた
場合である。この時配線領域４４を挾んで一方の側は４
０のバイポーラＣＭＯＳ基本セル、他方の側は４１のＣ
ＭＯＳ基本セルを構成する事ができる。配線チャネルは
バイポーラトランジスタ１個分の２ピツチである。
はＮＭＯ３，であり図に示す様にバイポーラ、ＰＭＯＳ
、ＮＭＯ３゜バイポーラ、バイポーラ、ＰＭＯＳ、ＮＭ
Ｏ３゜・・・という順に規則的に並んでいる。４０に示
すようにＰＭＯＳ、ＮＭＯ３とそれを挾むバイポーラ２
個で１個のバイポーラｃＭＯ３店本セルを構成する。セ
ル行は、バイポーラＣＭＯＳ基本セル４０が繰り返し並
んでいる事になる。（ｂ）は斜線部４４で示すバイポー
ラトランジスタの領域を配線チャネル領域として用いた
場合である。この時配線領域４４を挾んで一方の側は４
０のバイポーラＣＭＯＳ基本セル、他方の側は４１のＣ
ＭＯＳ基本セルを構成する事ができる。配線チャネルは
バイポーラトランジスタ１個分の２ピツチである。
次に（ｃ）は斜線部４４で示すバイポーラトランジスタ
２個分の領域（４ピツチ）を配線チャネルの領域として
用いた場合である。この時配線領域４４を挾んで一方の
側は４１のＣＭＯＳ基本セル。
２個分の領域（４ピツチ）を配線チャネルの領域として
用いた場合である。この時配線領域４４を挾んで一方の
側は４１のＣＭＯＳ基本セル。
他方の側も同様にＣＭ ＯＳ基本セルを構成する事がで
きる。（ｄ）は斜線部４４で示すバイポーラトランジス
タ１個とＭＯＳトランジスタ１個分をあわせた領域（８
ピツチ）を配線チャネルの領域として用いた場合である
。この時配線領域４４を挾んで一方の側は４ｏのバイポ
ーラＣＭＯＳ基本セル、他方の側はバイポーラをセルの
中央に置いた形のバイポーラＣＭＯＳ基本セル４２を構
成する事ができる。（ｅ）は斜線部４４で示すバイポー
ラトランジスタ２個分とＭＯ３１個分をあわせた領域（
１０ピツチ）を配線チャネルの領域として用いた場合で
ある。この時配線領域４４を挾んで一方の側は４１のＣ
ＭＯＳ基本セル、他方の側は４２のバイポーラＣＭＯＳ
基本セルを構成する事ができる。（ｆ）はバイポーラト
ランジスタ２個とＭＯ３２個分をあわせた領域、すなわ
ちバイポーラＣＭ ＯＳ基本セル１個分（１６ピンチ）
を配線チャネルの領域として用いた場合である。この時
配線領域を挾んで一方の側は４０のバイポーラＣＭＯＳ
基本セル、他方の側も同様にバイポーラＣＭＯＳ基本セ
ルを構成することができる。
きる。（ｄ）は斜線部４４で示すバイポーラトランジス
タ１個とＭＯＳトランジスタ１個分をあわせた領域（８
ピツチ）を配線チャネルの領域として用いた場合である
。この時配線領域４４を挾んで一方の側は４ｏのバイポ
ーラＣＭＯＳ基本セル、他方の側はバイポーラをセルの
中央に置いた形のバイポーラＣＭＯＳ基本セル４２を構
成する事ができる。（ｅ）は斜線部４４で示すバイポー
ラトランジスタ２個分とＭＯ３１個分をあわせた領域（
１０ピツチ）を配線チャネルの領域として用いた場合で
ある。この時配線領域４４を挾んで一方の側は４１のＣ
ＭＯＳ基本セル、他方の側は４２のバイポーラＣＭＯＳ
基本セルを構成する事ができる。（ｆ）はバイポーラト
ランジスタ２個とＭＯ３２個分をあわせた領域、すなわ
ちバイポーラＣＭ ＯＳ基本セル１個分（１６ピンチ）
を配線チャネルの領域として用いた場合である。この時
配線領域を挾んで一方の側は４０のバイポーラＣＭＯＳ
基本セル、他方の側も同様にバイポーラＣＭＯＳ基本セ
ルを構成することができる。
（ｇ）は斜線部４４で示すバイポーラトランジスタ３個
分とＭ ＯＳ ２個分をあわせた領域（１８ピツチ）を
配線チャネルの領域として用いた場合である。この時配
線領域を挟んで一方の側は４１のｃ ｔｉ ｏ ｓ基本
セル、他方の側は４０のバイポーラＣＭ ＯＳ基本セル
を構成する事ができる。同様にして順次配線チャネルを
増やしていくことができる。この例で明らかになった様
に、本発明方式によれば、素子領域を有効に利用しかつ
配線チャネル領域を表１に示す如くきめ細かく変化する
ことができる。
分とＭ ＯＳ ２個分をあわせた領域（１８ピツチ）を
配線チャネルの領域として用いた場合である。この時配
線領域を挟んで一方の側は４１のｃ ｔｉ ｏ ｓ基本
セル、他方の側は４０のバイポーラＣＭ ＯＳ基本セル
を構成する事ができる。同様にして順次配線チャネルを
増やしていくことができる。この例で明らかになった様
に、本発明方式によれば、素子領域を有効に利用しかつ
配線チャネル領域を表１に示す如くきめ細かく変化する
ことができる。
第５図は次なる実施例を示している。５０はチップ内部
に敷き詰められたバイポーラ及びＭＯＳトランジスタよ
り成るセル行の部分を示す。（ａ）は素子上にチャネル
領域を設けない場合を示す。
に敷き詰められたバイポーラ及びＭＯＳトランジスタよ
り成るセル行の部分を示す。（ａ）は素子上にチャネル
領域を設けない場合を示す。
３２〜３４は前述したトランジスタを示す。図に示す如
く、バイポーラ、ＰＭＯＳ、ＮＭＯＳ，バイポーラ、Ｐ
ＭＯＳ、ＮＭＯＳ・・・という順に規則的に並んでいる
。セル行は４０に示すバイポーラ・ＣＭＯＳ基本セルと
４１に示すＣＭＯＳ基本セルが交互に並んでいる事にな
る。（ｂ）は斜線部５１で示すバイポーラトランジスタ
１個分の領域を配線チャネル領域（２ピツチ）として用
いた場合である。この時配線領域５１を挾んで両側はＣ
ＭＯＳ基本セルを構成する事ができる。（ｃ）は斜線部
５１で示すＭＯＳトランジスタ２個分の領域を配線チャ
ネル領域（１２ピツチ）として用いた場合である。この
時配線領域５１を挟んで両側はバイポーラＣＭ ＯＳ基
本セルを構成する事ができる。本実施例はＣＭＯＳ基本
セル、及いはバイボーラＣＭＯＳ基本セルを集中して用
いる場合に適したセル配列である。
く、バイポーラ、ＰＭＯＳ、ＮＭＯＳ，バイポーラ、Ｐ
ＭＯＳ、ＮＭＯＳ・・・という順に規則的に並んでいる
。セル行は４０に示すバイポーラ・ＣＭＯＳ基本セルと
４１に示すＣＭＯＳ基本セルが交互に並んでいる事にな
る。（ｂ）は斜線部５１で示すバイポーラトランジスタ
１個分の領域を配線チャネル領域（２ピツチ）として用
いた場合である。この時配線領域５１を挾んで両側はＣ
ＭＯＳ基本セルを構成する事ができる。（ｃ）は斜線部
５１で示すＭＯＳトランジスタ２個分の領域を配線チャ
ネル領域（１２ピツチ）として用いた場合である。この
時配線領域５１を挟んで両側はバイポーラＣＭ ＯＳ基
本セルを構成する事ができる。本実施例はＣＭＯＳ基本
セル、及いはバイボーラＣＭＯＳ基本セルを集中して用
いる場合に適したセル配列である。
第６図は第３の実施例を示している。６３はＰＭＯＳと
ＮＭＯＳがＸ方向に交互に繰り返されるＭ ＯＳ行、６
４はバイポーラトランジスタがＸ方向に繰り返されるバ
イポーラ行である。この例では、ＭＯＳ行の２行に対し
て１行の割合でバイポーラ行を配置する。この配置にお
いては基本的にはＣＭＯＳ基本セル６２とバイポーラＣ
ＭＯＳ基本セル６１を、Ｘ方向に交互に構成する事がで
きる。第６図では斜線部に示す領域を配線領域として用
いたので、Ｘ方向には、６２のＣＭＯＳ基本セルと６１
のバイポーラＣＭＯＳ基本セルが図の如く構成できる。
ＮＭＯＳがＸ方向に交互に繰り返されるＭ ＯＳ行、６
４はバイポーラトランジスタがＸ方向に繰り返されるバ
イポーラ行である。この例では、ＭＯＳ行の２行に対し
て１行の割合でバイポーラ行を配置する。この配置にお
いては基本的にはＣＭＯＳ基本セル６２とバイポーラＣ
ＭＯＳ基本セル６１を、Ｘ方向に交互に構成する事がで
きる。第６図では斜線部に示す領域を配線領域として用
いたので、Ｘ方向には、６２のＣＭＯＳ基本セルと６１
のバイポーラＣＭＯＳ基本セルが図の如く構成できる。
本実施例においてはＸ方向の配線チャネル領域の最小単
位はＭＯ３１個分の６ピツチであり、Ｘ方向の配線チャ
ネル領域の最小単位はバイポーラトランジスタ１個分の
２ピツチである。
位はＭＯ３１個分の６ピツチであり、Ｘ方向の配線チャ
ネル領域の最小単位はバイポーラトランジスタ１個分の
２ピツチである。
以上第４図から第６図に示した実施例で明らかな如く、
本発明によれば配線チャネル領域をきめ細く変化する事
ができる。なお上記実施例においてはＰ Ｍ ＯＳ 、
Ｎ Ｍ ＯＳおよびバイポーラトランジスタをある定
まった割合で規則的に配列したが。
本発明によれば配線チャネル領域をきめ細く変化する事
ができる。なお上記実施例においてはＰ Ｍ ＯＳ 、
Ｎ Ｍ ＯＳおよびバイポーラトランジスタをある定
まった割合で規則的に配列したが。
この配列の方法は実施例の場合に限られたものでなく、
例えば０ＭＯ３とバイポーラの割合を変化して配置した
り、ＰＭＯＳとＮＭＯＳの配列順序を入れ換えたりして
最も効率の高い配列にすることができる。また、上記発
明および実施例において、ＭＯＳおよびバイポーラトラ
ンジスタによって構成される基本セルおよび基本セルに
よって構成される論理セルおよび論理セルによって構成
される論理ブロック上あるいはそれらの相互の配線には
、２層以上の多層配線構造を用いる事が効果的である。
例えば０ＭＯ３とバイポーラの割合を変化して配置した
り、ＰＭＯＳとＮＭＯＳの配列順序を入れ換えたりして
最も効率の高い配列にすることができる。また、上記発
明および実施例において、ＭＯＳおよびバイポーラトラ
ンジスタによって構成される基本セルおよび基本セルに
よって構成される論理セルおよび論理セルによって構成
される論理ブロック上あるいはそれらの相互の配線には
、２層以上の多層配線構造を用いる事が効果的である。
７図は第４の実施例を示している。７０はウェハーを示
している。図の様に、ウェハー内全面に基本セルフ１を
敷き詰める。基本セルフ１はＣＭ ＯＳ基本セルあるい
はバイポーラＣＭＯＳ基本セルで、両基本セルがウェハ
ー内に混在している。ウェハー内の適当な場所に、基本
セルを組み合わせて構成したマクロセルを配置し、その
マクロセル内あるいはマクロセル相互間を接続する為の
配線チャネル領域の位置、幅を本発明を用いて効率よく
設定する事ができる。
している。図の様に、ウェハー内全面に基本セルフ１を
敷き詰める。基本セルフ１はＣＭ ＯＳ基本セルあるい
はバイポーラＣＭＯＳ基本セルで、両基本セルがウェハ
ー内に混在している。ウェハー内の適当な場所に、基本
セルを組み合わせて構成したマクロセルを配置し、その
マクロセル内あるいはマクロセル相互間を接続する為の
配線チャネル領域の位置、幅を本発明を用いて効率よく
設定する事ができる。
本発明によれば、配線チャネルの基本単位としてバイポ
ーラトランジスタの高さあるいは小さなサイズのＭＯＳ
トランジスタの高さを用いる事ができるので、配線チャ
ネル領域をきめ細く変化する事ができる。この事は、配
線チャネル内のトラック本数にあわせて配線チャネル領
域を最適化する事を可能にするので、チップ面積の増大
を防ぐ効果がある。
ーラトランジスタの高さあるいは小さなサイズのＭＯＳ
トランジスタの高さを用いる事ができるので、配線チャ
ネル領域をきめ細く変化する事ができる。この事は、配
線チャネル内のトラック本数にあわせて配線チャネル領
域を最適化する事を可能にするので、チップ面積の増大
を防ぐ効果がある。
第１図は本発明のチップ図、第２図は従来例のチップ図
、第３図（ａ）（ｂ）は従来例の説明図、第３図（ｃ）
は本発明の説明図、第４図、第５図。 第６図は本発明の実施例のセル配置図、第７図は他の実
施例を示す図、第８図はＢｉＣＭＯＳと０ＭＯ５の基本
セルのレイアウト例を示す図、第９図は基本セルが構成
する論理セルの信号伝搬遅延時間の負荷容量依存性を示
す図である。 １０・・・チップ、１１・・・ｉ ／ ｏおよびパッド
領域、１２・・・基本セル、３２・・・バイポーラトラ
ンジスタ。 ３３・・・Ｐ Ｍ ＯＳ、３４・・・ＮＭＯＳ、４０，
４２゜６１・・・バイポーラＣＭＯＳ基本セル、４１．
６２・・・ＣＭＯＳ基本セル、４４．５１．６０・・・
配線領代理人 ブ心理± ７□１，１１□ モ７ＨＨ二
Ｂ 、、ｔ “ｉ４べ迫域 第３図 １ （α） ： 。５゜ 高３図 （Ｃン 悲 第４．図 （α） （ｂ） （、Ｃ）
（ｄ）（ｅ） けノ （（ｊ
−ジ高９図 （α） Ｃｂ） （Ｃ）第６図 ６４−−−− ／＼４ボーライ示 帥−ＢんＣ邑Ｏ３ｔル ８１−−− Ｃ間ＯＳヒル ８’ｌ−一〜ｌくイボ−ラトラソジスフ３３．８６−Ｐ
間０３ ８４．８”ｌ −−−ＮＭＯ５ ８５−一一τ′−ト ＱＯ−−−８ビ・ン→−
、第３図（ａ）（ｂ）は従来例の説明図、第３図（ｃ）
は本発明の説明図、第４図、第５図。 第６図は本発明の実施例のセル配置図、第７図は他の実
施例を示す図、第８図はＢｉＣＭＯＳと０ＭＯ５の基本
セルのレイアウト例を示す図、第９図は基本セルが構成
する論理セルの信号伝搬遅延時間の負荷容量依存性を示
す図である。 １０・・・チップ、１１・・・ｉ ／ ｏおよびパッド
領域、１２・・・基本セル、３２・・・バイポーラトラ
ンジスタ。 ３３・・・Ｐ Ｍ ＯＳ、３４・・・ＮＭＯＳ、４０，
４２゜６１・・・バイポーラＣＭＯＳ基本セル、４１．
６２・・・ＣＭＯＳ基本セル、４４．５１．６０・・・
配線領代理人 ブ心理± ７□１，１１□ モ７ＨＨ二
Ｂ 、、ｔ “ｉ４べ迫域 第３図 １ （α） ： 。５゜ 高３図 （Ｃン 悲 第４．図 （α） （ｂ） （、Ｃ）
（ｄ）（ｅ） けノ （（ｊ
−ジ高９図 （α） Ｃｂ） （Ｃ）第６図 ６４−−−− ／＼４ボーライ示 帥−ＢんＣ邑Ｏ３ｔル ８１−−− Ｃ間ＯＳヒル ８’ｌ−一〜ｌくイボ−ラトラソジスフ３３．８６−Ｐ
間０３ ８４．８”ｌ −−−ＮＭＯ５ ８５−一一τ′−ト ＱＯ−−−８ビ・ン→−
Claims (1)
- １、一方の主面側に、ＰＭＯＳとＮＭＯＳより構成され
るＣＭＯＳ基本セルを主面の一方向に多数個並設したＣ
ＭＯＳ基本セル列と、ＰＭＯＳとＮＭＯＳおよびバイポ
ーラトランジスタより構成されるバイポーラ・ＣＭＯＳ
基本セルを該一方向に多数個並設したバイポーラ・ＣＭ
ＯＳ基本セル列と、該主面上に絶縁膜を介して積層され
、基本セル内及び基本セル間を接続する複数層の配線と
を具備するマスタスライス方式ゲートアレイＬＳＩにお
いて、ＣＭＯＳ基本セル列を基本セル列と直角方向に多
数並設し、少なくとも１列以上のバイポーラ・ＣＭＯＳ
基本セル列をＣＭＯＳ基本セル列の間に含むことを特徴
とした半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060940A JPS63228641A (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060940A JPS63228641A (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228641A true JPS63228641A (ja) | 1988-09-22 |
Family
ID=13156879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62060940A Pending JPS63228641A (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228641A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423552A (en) * | 1987-07-20 | 1989-01-26 | Toshiba Corp | Semiconductor integrated circuit device |
| JPH02209750A (ja) * | 1989-02-09 | 1990-08-21 | Sony Corp | マスタスライス方式の半導体集積回路装置 |
| JPH0387064A (ja) * | 1989-06-07 | 1991-04-11 | Fujitsu Ltd | マスタスライス型半導体集積回路装置 |
| WO1991011825A1 (en) * | 1990-01-25 | 1991-08-08 | Northern Telecom Limited | Method and structures for making integrated circuits |
| EP0498567A1 (en) * | 1991-02-04 | 1992-08-12 | Motorola, Inc. | Mixed CMOS/BiCMOS device |
| US5300790A (en) * | 1990-06-15 | 1994-04-05 | Seiko Epson Corporation | Semiconductor device |
| JPH06204438A (ja) * | 1992-12-28 | 1994-07-22 | Kawasaki Steel Corp | 半導体装置 |
-
1987
- 1987-03-18 JP JP62060940A patent/JPS63228641A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423552A (en) * | 1987-07-20 | 1989-01-26 | Toshiba Corp | Semiconductor integrated circuit device |
| JPH02209750A (ja) * | 1989-02-09 | 1990-08-21 | Sony Corp | マスタスライス方式の半導体集積回路装置 |
| JPH0387064A (ja) * | 1989-06-07 | 1991-04-11 | Fujitsu Ltd | マスタスライス型半導体集積回路装置 |
| WO1991011825A1 (en) * | 1990-01-25 | 1991-08-08 | Northern Telecom Limited | Method and structures for making integrated circuits |
| US5300790A (en) * | 1990-06-15 | 1994-04-05 | Seiko Epson Corporation | Semiconductor device |
| EP0498567A1 (en) * | 1991-02-04 | 1992-08-12 | Motorola, Inc. | Mixed CMOS/BiCMOS device |
| JPH06204438A (ja) * | 1992-12-28 | 1994-07-22 | Kawasaki Steel Corp | 半導体装置 |
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