JPS63236348A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63236348A JPS63236348A JP7081787A JP7081787A JPS63236348A JP S63236348 A JPS63236348 A JP S63236348A JP 7081787 A JP7081787 A JP 7081787A JP 7081787 A JP7081787 A JP 7081787A JP S63236348 A JPS63236348 A JP S63236348A
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- JP
- Japan
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- film
- wiring layer
- aluminum wiring
- hillock
- cvd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＣＶＤ膜とヒロック防止膜の二層構造の層間絶縁膜を用
いる多層配線構造において、第１のアルミニウム配線層
に密着して形成するヒロック防止膜の膜厚を０．３μｍ
以上とし、ＣＶＤ膜からの脱ガスによる第１のアルミニ
ウム配線層と第２のアルミニウム配線層との接触抵抗の
増加を防止する半導体装置。
いる多層配線構造において、第１のアルミニウム配線層
に密着して形成するヒロック防止膜の膜厚を０．３μｍ
以上とし、ＣＶＤ膜からの脱ガスによる第１のアルミニ
ウム配線層と第２のアルミニウム配線層との接触抵抗の
増加を防止する半導体装置。
本発明は、半導体装置に係り、特にアルミニウム配線層
の間の接触抵抗の増加を防止する多層配線構造の半導体
装置に関するものである。
の間の接触抵抗の増加を防止する多層配線構造の半導体
装置に関するものである。
ＬＳＩの多層配線品種において、第１のアルミニウム配
線層の上に発生するヒロックを防止するための、二層構
造の層間絶縁膜に起因するアルミニウム配線層の間のコ
ンタクト不良による接触抵抗の増加が発生している。
線層の上に発生するヒロックを防止するための、二層構
造の層間絶縁膜に起因するアルミニウム配線層の間のコ
ンタクト不良による接触抵抗の増加が発生している。
以上のような状況から配線層の間のコンタクトを良好に
することが可能な半導体装置が要望されている。
することが可能な半導体装置が要望されている。
従来の多層配線品種のＬＳＩのアルミニウム配線層の間
の多層配線構造の形成方法は、第２図（ａ）に示すよう
に、第１のアルミニウム配線層１の上にヒロック防止膜
３、例えばスバフタによるシリコン酸化膜を下記の仕様
により第１のアルミニウム配線Ｎ１の上に形成する。
の多層配線構造の形成方法は、第２図（ａ）に示すよう
に、第１のアルミニウム配線層１の上にヒロック防止膜
３、例えばスバフタによるシリコン酸化膜を下記の仕様
により第１のアルミニウム配線Ｎ１の上に形成する。
処理室内圧−＝−−−−−−−−・・・＝−−−−−−
−−−−−−−−−−−−４０−’ Ｔ ｏ ｒ ｒ使
用ガス（アルゴン）の流量−・−−−−−−−−−−５
０〜１００ｃｃ形成膜厚−一一一一一−−−−−−−・
−−−−−−−・−・−・−・−・−一一一−−−−−
−・−・０．１〜０．２μｍ次に第２図中）に示すよう
に低温成長のＣＶＤ膜４を下記の仕様によりヒロック防
止膜３の上に形成する。
−−−−−−−−−−−−４０−’ Ｔ ｏ ｒ ｒ使
用ガス（アルゴン）の流量−・−−−−−−−−−−５
０〜１００ｃｃ形成膜厚−一一一一一−−−−−−−・
−−−−−−−・−・−・−・−・−一一一−−−−−
−・−・０．１〜０．２μｍ次に第２図中）に示すよう
に低温成長のＣＶＤ膜４を下記の仕様によりヒロック防
止膜３の上に形成する。
処理室内圧・−・・−−−一一−−＝−−−−−−−−
−−〜−−・−−−−−−−−−−−・−−−一−−・
−・・・−−一−−−−−−・常圧処理温度−一一−−
−−−−−−−−−−−−−〜−−一・・・−・・・−
・・・−・・−・−−−−〜・−・・−・４１５℃以下
使用ガス（下記のガスの混合）の流量 形成膜厚−−−−−−・−−一−−−・−・・・−−−
−−−−−−−−−−一−−−−−−−−・−・−・−
−−−−−一・０．４μｍこのＣＶＤ膜４はそのガス解
離反応が４５０℃と低温であるため、未分解のガスを含
んだまま成長する。
−−〜−−・−−−−−−−−−−−・−−−一−−・
−・・・−−一−−−−−−・常圧処理温度−一一−−
−−−−−−−−−−−−−〜−−一・・・−・・・−
・・・−・・−・−−−−〜・−・・−・４１５℃以下
使用ガス（下記のガスの混合）の流量 形成膜厚−−−−−−・−−一−−−・−・・・−−−
−−−−−−−−−−一−−−−−−−−・−・−・−
−−−−−一・０．４μｍこのＣＶＤ膜４はそのガス解
離反応が４５０℃と低温であるため、未分解のガスを含
んだまま成長する。
そのため成長後に、このＣＶＤ膜の膜質を安定させるた
めに、窒素と水素の混合ガス雰囲気中で４５０℃のアニ
ール処理を行う。
めに、窒素と水素の混合ガス雰囲気中で４５０℃のアニ
ール処理を行う。
このときＣＶＤ膜４の表面に含まれているガスは除去さ
れてＣＶＤ膜４が固化するが、ＣＶＤ膜４の内部に多量
のガスが残留している。
れてＣＶＤ膜４が固化するが、ＣＶＤ膜４の内部に多量
のガスが残留している。
この残留ガスによる障害が発生していることは、電極形
成工程後の第１のアルミニウム配線層１と第２のアルミ
ニウム配線層２との間の接触抵抗の値が増加しているこ
とにより確認されている。
成工程後の第１のアルミニウム配線層１と第２のアルミ
ニウム配線層２との間の接触抵抗の値が増加しているこ
とにより確認されている。
このＣＶＤ膜４中の残留ガスは、常圧から１Ｏ−３Ｔｏ
ｒｒＯ間では４５０℃程度の加熱を行っても除去するこ
とができない。
ｒｒＯ間では４５０℃程度の加熱を行っても除去するこ
とができない。
次にフォトプロセスによりＣＶＤ膜４及びヒロック防止
膜３にコンタクトホールを形成し、第２のアルミニウム
配線層２と第１のアルミニウム配線層１との接続を取る
ために、第２図（Ｃ）に示すようにＣＶＤ膜４の上及び
コンタクトホール内に第２のアルミニウム配線層２を形
成する。
膜３にコンタクトホールを形成し、第２のアルミニウム
配線層２と第１のアルミニウム配線層１との接続を取る
ために、第２図（Ｃ）に示すようにＣＶＤ膜４の上及び
コンタクトホール内に第２のアルミニウム配線層２を形
成する。
以上説明の従来のアルミニウム配線層の間の多層配線構
造の形成で問題となるのは、コンタクトホール形成後の
アルミニウムスパッタ工程では加熱温度は２００℃程度
であるが、真空度が１０−７〜１０” ”Ｔｏｒｒのた
めに、ＣＶＤ膜から残留ガスが出てくることである。
造の形成で問題となるのは、コンタクトホール形成後の
アルミニウムスパッタ工程では加熱温度は２００℃程度
であるが、真空度が１０−７〜１０” ”Ｔｏｒｒのた
めに、ＣＶＤ膜から残留ガスが出てくることである。
このときの残留ガスの出方は、ＣＶＤ膜のコンタクトホ
ールの側面から均一にでるのではなく、表面層からコン
タクトホールの底部にいくにつれて多くなる。このため
第１のアルミニウム配線層１と第２のアルミニウム配線
層２とのコンタクト面でアルミニウムが完全に密着しに
くくなるのである。
ールの側面から均一にでるのではなく、表面層からコン
タクトホールの底部にいくにつれて多くなる。このため
第１のアルミニウム配線層１と第２のアルミニウム配線
層２とのコンタクト面でアルミニウムが完全に密着しに
くくなるのである。
本発明は以上のような状況から容易に実施し得る、アル
ミニウム配線層間のコンタクトを確実にする半導体装置
の提供を目的としたものである。
ミニウム配線層間のコンタクトを確実にする半導体装置
の提供を目的としたものである。
上記問題点は、ＣＶＤ膜とヒロック防止膜の二層構造の
層間絶縁膜を用いる多層配線構造において、第１のアル
ミニウム配線層に密着して形成スるヒロック防止膜の膜
厚を０．３μｍ以上とする本発明による半導体装置によ
って解決される。
層間絶縁膜を用いる多層配線構造において、第１のアル
ミニウム配線層に密着して形成スるヒロック防止膜の膜
厚を０．３μｍ以上とする本発明による半導体装置によ
って解決される。
即ち本発明においては、第１のアルミニウム配線層に密
着して形成するヒロック防止膜の膜厚を０．３μｍ以上
とするので、低温で成長するＣＶＤ膜とヒロック防止膜
の二層構造の層間絶縁膜のＣＶＤ膜から出てくる脱ガス
の出方がヒロック防止膜３の膜厚が薄い場合に比して援
やかになるので、。
着して形成するヒロック防止膜の膜厚を０．３μｍ以上
とするので、低温で成長するＣＶＤ膜とヒロック防止膜
の二層構造の層間絶縁膜のＣＶＤ膜から出てくる脱ガス
の出方がヒロック防止膜３の膜厚が薄い場合に比して援
やかになるので、。
コンタクトホール内で第１のアルミニウム配線層の上に
第２のアルミニウム配線層を形成した場合に、アルミニ
ウム配線層同志の接触が良好になり、接触抵抗を減少す
ることが可能となる。
第２のアルミニウム配線層を形成した場合に、アルミニ
ウム配線層同志の接触が良好になり、接触抵抗を減少す
ることが可能となる。
以下第１図について本発明の一実施例を工程順に説明す
る。
る。
第１図ｆａ）に示すように第１のアルミニウム配線層１
の上にヒロック防止膜３を形成する。
の上にヒロック防止膜３を形成する。
この場合の仕様は従来技術と同じであるが、処理時間を
延長して形成膜厚を０．３μｍ以上にする。
延長して形成膜厚を０．３μｍ以上にする。
次に、やはり従来技術と同じようにして第１図（ｂ）に
示すようにこのヒロック防止膜３の上にＣＶＤ膜４を形
成する。
示すようにこのヒロック防止膜３の上にＣＶＤ膜４を形
成する。
このＣＶＤ膜４の状態は従来技術と同じく、ＣＶＤ膜４
の内部に多量のガスが残留している。
の内部に多量のガスが残留している。
次にこの状態でフォトプロセスによりＣＶＤ膜４及びヒ
ロック防止膜３にコンタクトホールを形成し、第２のア
ルミニウム配線層２と第１のアルミニウム配線Ｎ１との
接続を取るために、第１図（Ｃ）に示すようにＣＶＤ膜
４の上及びコンタクトホール内に第２のアルミニウム配
線層２を形成する。
ロック防止膜３にコンタクトホールを形成し、第２のア
ルミニウム配線層２と第１のアルミニウム配線Ｎ１との
接続を取るために、第１図（Ｃ）に示すようにＣＶＤ膜
４の上及びコンタクトホール内に第２のアルミニウム配
線層２を形成する。
このように第１のアルミニウム配線層ｌの上に形成する
ヒロック防止膜３の厚さを０．３μｍ以上にすると、Ｃ
ＶＤ膜４とヒロック防止膜３に設けたコンタクトホール
内に第２のアルミニウム配線層２を形成する場合に、処
理室内圧が低いためにＣＶＤ膜４に含まれていている脱
ガスがコンタクトホール内に緩やかに出てくるので、第
１のアルミニウム配線層１と第２のアルミニウム配線Ｍ
２との良好な接触を得ることが可能となる。
ヒロック防止膜３の厚さを０．３μｍ以上にすると、Ｃ
ＶＤ膜４とヒロック防止膜３に設けたコンタクトホール
内に第２のアルミニウム配線層２を形成する場合に、処
理室内圧が低いためにＣＶＤ膜４に含まれていている脱
ガスがコンタクトホール内に緩やかに出てくるので、第
１のアルミニウム配線層１と第２のアルミニウム配線Ｍ
２との良好な接触を得ることが可能となる。
以上説明したように本発明によれば極めて容易な工程の
変更により、アルミニウム配線層間の接触抵抗の減少が
可能となる利点があり、著しい信頼性向上の効果が期待
でき工業的には極めて有用なものである。
変更により、アルミニウム配線層間の接触抵抗の減少が
可能となる利点があり、著しい信頼性向上の効果が期待
でき工業的には極めて有用なものである。
第１図は本発明による一実施例を工程順に示す側断面図
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、 である。 図において、 ｌは第１のアルミニウム配線層、 ２は第２のアルミニウム配線層、 ３はヒロック防止膜、 ４はＣＶＤ膜、 第１図 ヒロック防止膜の形成 （ａ＋ ＣＶＤＩの形成 （ｂｌ 従来の半導体装１の製造方法を工程順に示す側断面図第
２ 図
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、 である。 図において、 ｌは第１のアルミニウム配線層、 ２は第２のアルミニウム配線層、 ３はヒロック防止膜、 ４はＣＶＤ膜、 第１図 ヒロック防止膜の形成 （ａ＋ ＣＶＤＩの形成 （ｂｌ 従来の半導体装１の製造方法を工程順に示す側断面図第
２ 図
Claims (1)
- ＣＶＤ膜（４）とヒロック防止膜（３）の二層構造の層
間絶縁膜を用いる多層配線構造において、第１のアルミ
ニウム配線層（１）に密着して形成する前記ヒロック防
止膜（３）の膜厚を０．３μｍ以上とすることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7081787A JPS63236348A (ja) | 1987-03-24 | 1987-03-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7081787A JPS63236348A (ja) | 1987-03-24 | 1987-03-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63236348A true JPS63236348A (ja) | 1988-10-03 |
Family
ID=13442506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7081787A Pending JPS63236348A (ja) | 1987-03-24 | 1987-03-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63236348A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954243A (ja) * | 1982-09-21 | 1984-03-29 | Nec Corp | 半導体集積回路装置 |
-
1987
- 1987-03-24 JP JP7081787A patent/JPS63236348A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954243A (ja) * | 1982-09-21 | 1984-03-29 | Nec Corp | 半導体集積回路装置 |
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