JPS63236358A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63236358A JPS63236358A JP62068822A JP6882287A JPS63236358A JP S63236358 A JPS63236358 A JP S63236358A JP 62068822 A JP62068822 A JP 62068822A JP 6882287 A JP6882287 A JP 6882287A JP S63236358 A JPS63236358 A JP S63236358A
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- JP
- Japan
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- type
- semiconductor layer
- collector
- hbt
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- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、二次元状組付をベース層に用いるバイポーラ
型トランジスタに係り、特にベース・コレクタ耐圧向上
、或いはカットオフ周波数ｆＴ向上に好適な二次元電子
ガスヘテロバイポーラトランジスタに関する。
型トランジスタに係り、特にベース・コレクタ耐圧向上
、或いはカットオフ周波数ｆＴ向上に好適な二次元電子
ガスヘテロバイポーラトランジスタに関する。
砒化ガリウム（ＧａＡｓ）とアルミニウム砒化ガリウム
（Ａ Ｑ ｚＧａｌ−ｘＡ ｓ ）とのヘテロ接合界面
に形成される２次元状担体をベース層に用いた新構造の
ＨＢＴ （総称として２ＤＥＣ−ＨＢＴと呼ぶ）を既に
特許出願している（特願昭６０−１６４１２６号、特願
昭６０−１６４１２８号、特願昭６１−４０２４４号）
。
（Ａ Ｑ ｚＧａｌ−ｘＡ ｓ ）とのヘテロ接合界面
に形成される２次元状担体をベース層に用いた新構造の
ＨＢＴ （総称として２ＤＥＣ−ＨＢＴと呼ぶ）を既に
特許出願している（特願昭６０−１６４１２６号、特願
昭６０−１６４１２８号、特願昭６１−４０２４４号）
。
またこれらの出願は、特開昭６０−１３４４７９号にお
いて、接合型ゲート構造（同公開特許公報第５゜６図で
、ゲートがＰ型Ａ Ｑ Ｇ ａ Ａ ｓまたはＧ ａ
Ａ ｓである場合に対応する）とした場合の特有の作用
を用いた新原理と基づくバイポーラトランジスタと云う
こともできる。
いて、接合型ゲート構造（同公開特許公報第５゜６図で
、ゲートがＰ型Ａ Ｑ Ｇ ａ Ａ ｓまたはＧ ａ
Ａ ｓである場合に対応する）とした場合の特有の作用
を用いた新原理と基づくバイポーラトランジスタと云う
こともできる。
以上の特許出願にて述べられているトランジスタを総称
して２ＤＥＧ−ＨＢＴと呼ぶ。
して２ＤＥＧ−ＨＢＴと呼ぶ。
本発明は、２ＤＥＧ−ＨＢＴのベースコレクタ間高耐圧
化成いは高いカットオフ周波数を与える構造についての
２ＤＥＣ−ＨＢＴの改良に関する。
化成いは高いカットオフ周波数を与える構造についての
２ＤＥＣ−ＨＢＴの改良に関する。
上記特許出願の構造において、Ｇ ａ Ａ ｓ 。
Ａ Ｑ Ｇ ａ Ａ ｓヘテロ界面の２次元電子ガスを
ベースに用いるとき、ベース・コレクタ走行時間ｔは で与えられる。ただし、Ｄｎは正孔のベース拡散係数Ｗ
Ｂはベース膜厚Ｘｎはコレクタ膜厚Ｖ３は正孔飽和速度
である。右辺第１項は２次元電子層の通過時間で約０
、０５ｐｓｅｃ、第２項はＰ″−ＧａＡｓコレクタ層が
３０００人の場合約１．５０ｐｓｅｃである。
ベースに用いるとき、ベース・コレクタ走行時間ｔは で与えられる。ただし、Ｄｎは正孔のベース拡散係数Ｗ
Ｂはベース膜厚Ｘｎはコレクタ膜厚Ｖ３は正孔飽和速度
である。右辺第１項は２次元電子層の通過時間で約０
、０５ｐｓｅｃ、第２項はＰ″−ＧａＡｓコレクタ層が
３０００人の場合約１．５０ｐｓｅｃである。
即ち、ｔ はほとんどすべてｐ″″Ｇ ａ Ａ ｓコレ
クタ走行時間により支配されている。
クタ走行時間により支配されている。
ｔ を更に小さくしようとするとｐ−−ＧａＡｓコレク
層の薄膜化（ｘ、→小）が最も効果的であるが、従来の
２ＤＥＧ−ＨＢＴの場合１５００〜２０００人が下限で
ある。ｐ−型コレクタ層を７００人〜１０００人程度に
薄膜化できれば、ｔ は従来の１．５５ｐｓｅｃから０
．５５ｐｓｅｃと約１／３に小さくできる。
層の薄膜化（ｘ、→小）が最も効果的であるが、従来の
２ＤＥＧ−ＨＢＴの場合１５００〜２０００人が下限で
ある。ｐ−型コレクタ層を７００人〜１０００人程度に
薄膜化できれば、ｔ は従来の１．５５ｐｓｅｃから０
．５５ｐｓｅｃと約１／３に小さくできる。
この様に薄い（７００〜１０００人）コレクタ層は通常
のＨＢＴでは実現することは不可能であり、この場合、
ｐｎｐ型２ＤＥＧ−ＨＢＴはｐｎｐ型でありながら通常
のｎｐｎ型ＨＢＴに比較して約３倍も高速になる。
のＨＢＴでは実現することは不可能であり、この場合、
ｐｎｐ型２ＤＥＧ−ＨＢＴはｐｎｐ型でありながら通常
のｎｐｎ型ＨＢＴに比較して約３倍も高速になる。
上記目的は、ｐ−型Ｇ ａ Ａ ｓ コレクタ層をｐ
−型ＡΩｘ Ｇ ａ ｌ−Ｘ Ａ ｓ層に置きかえるこ
とで達成できる。
−型ＡΩｘ Ｇ ａ ｌ−Ｘ Ａ ｓ層に置きかえるこ
とで達成できる。
第１図に本発明２ＤＥＧ−ＨＢＴのデバイス断面構造（
第１図（ａ））と対応するエネルギーバンド図（第１図
（ｂ） 、 （（１） ’）を示す。４０は半絶縁性
ＧａＡｓ基板、４１はＰ十型Ｇ ａ Ａ ｓ 。
第１図（ａ））と対応するエネルギーバンド図（第１図
（ｂ） 、 （（１） ’）を示す。４０は半絶縁性
ＧａＡｓ基板、４１はＰ十型Ｇ ａ Ａ ｓ 。
５０はｐ″″″型ＡＡ ｘＧ ａ ｔ−ｘＡ ｇ（Ｐ型
ドーピングレベルは大略１０１番〜１０１７ａａ’″”
）’、４２はアンドープＧ ａ Ａ ｓで膜厚１００人
〜１５０人程度。
ドーピングレベルは大略１０１番〜１０１７ａａ’″”
）’、４２はアンドープＧ ａ Ａ ｓで膜厚１００人
〜１５０人程度。
４３はｎ型ＡＱＧａＡｓ、４５はｐ型ＡＱＧａＡａ（又
はＧ ａ Ａ ｓ ）で２４．２５．２６は各々ベース
電極メタル、エミッタ電極メタル、コレクタ電・極メタ
ルである。５９は２次元状電子ガス（２０ＥＧ）を示し
ている。
はＧ ａ Ａ ｓ ）で２４．２５．２６は各々ベース
電極メタル、エミッタ電極メタル、コレクタ電・極メタ
ルである。５９は２次元状電子ガス（２０ＥＧ）を示し
ている。
又、ｐ−型Ａ Ｑ、 ｘＧ ａ １−ｘＡ ｓ ５０は
、ＡＱ組成をグレーディッド（ｇｒａｄｅｄ）にして、
エネルギーバンド図を第１図（Ｑ）の様にすることも可
能である。即ち、２ＤＥＧ側ＡＱ組成Ｘを太きく（０，
２〜０．４５）Ｐ＋：Ｉレクタ層側Ｘを小さく（〜０．
０）することも可能である。
、ＡＱ組成をグレーディッド（ｇｒａｄｅｄ）にして、
エネルギーバンド図を第１図（Ｑ）の様にすることも可
能である。即ち、２ＤＥＧ側ＡＱ組成Ｘを太きく（０，
２〜０．４５）Ｐ＋：Ｉレクタ層側Ｘを小さく（〜０．
０）することも可能である。
この様にｐ−型コレクタ層をｐ−型Ａ Ｑ ＧａＡｓに
することにより、ベース・コレクタ間に電位を印加した
場合 （１）ＡＩ２ＧａＡｓのアバランシェ破壊電圧はＧ ａ
Ａ ｓに比べ３割程度大きい （２）’２ＤＥＧががコレクタ側Ａ Ｑ Ｇ ａ Ａ
ｓのヘテロ接合障壁により消失しにくくなる ことにより、高いベース・コレクタ電圧まで２ＤＥＣは
消出せずに残っている。
することにより、ベース・コレクタ間に電位を印加した
場合 （１）ＡＩ２ＧａＡｓのアバランシェ破壊電圧はＧ ａ
Ａ ｓに比べ３割程度大きい （２）’２ＤＥＧががコレクタ側Ａ Ｑ Ｇ ａ Ａ
ｓのヘテロ接合障壁により消失しにくくなる ことにより、高いベース・コレクタ電圧まで２ＤＥＣは
消出せずに残っている。
即ち、同一のベース・コレクタ電圧では、Ｐ−型コレク
タ層５０．５０’ を従来より薄膜化（７００人〜１０
００人）できるので、従来の１ｎｔｒｉｖｏｉｃ ｆ
ｔの約３倍の値を実現でき、従来のｎｐｎ型ＨＢ Ｔの
約３倍の高速性を実現できる。
タ層５０．５０’ を従来より薄膜化（７００人〜１０
００人）できるので、従来の１ｎｔｒｉｖｏｉｃ ｆ
ｔの約３倍の値を実現でき、従来のｎｐｎ型ＨＢ Ｔの
約３倍の高速性を実現できる。
以下本発明の実施例を通して更に詳しく本発明を説明す
る。
る。
実施例１
第１図（ａ）はＧ ａ Ａ ｓ ／ Ａ Ｑ Ｇ ａ
Ａ ｓ ヘラロ接合を用いたｐｎｐ型２ＤＥＧ−ＨＢＴ
の試作例である。
Ａ ｓ ヘラロ接合を用いたｐｎｐ型２ＤＥＧ−ＨＢＴ
の試作例である。
半絶縁性ＧａＡｓ４０基板上にＭＢＥ （分子線エピタ
キシー； Ｍｏ１ｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｆａ
ｘｙ）法を用いてＢｅをｌＸｌ０”ｍ″″３″３含有小
型Ｇ ａ Ａ ５４１（コレクタ層）を４０００ Ａ
Ｂ ｅを１ＱＬＩｓ備−♂含有するＰ−型ＡｎｘＧａｚ
−ｘＡｓ（ｘ〜０．３）５０を１０００人、アンドープ
ＧａＡｓ４２を１００人、Ｓｉを４ Ｘ １０ ”ａｍ
−”含有するｎ型Ａｌ２ｙＧａｔ−ｙＡｓ（ｙ〜０．３
）４３を２５０人。
キシー； Ｍｏ１ｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｆａ
ｘｙ）法を用いてＢｅをｌＸｌ０”ｍ″″３″３含有小
型Ｇ ａ Ａ ５４１（コレクタ層）を４０００ Ａ
Ｂ ｅを１ＱＬＩｓ備−♂含有するＰ−型ＡｎｘＧａｚ
−ｘＡｓ（ｘ〜０．３）５０を１０００人、アンドープ
ＧａＡｓ４２を１００人、Ｓｉを４ Ｘ １０ ”ａｍ
−”含有するｎ型Ａｌ２ｙＧａｔ−ｙＡｓ（ｙ〜０．３
）４３を２５０人。
ＢｅをＩ Ｘ １０１７ａｍ−８含有するＡ Ｑ ＥＧ
ａ ｔ−ｐＡ ｓ４５を２０００人更にＰ＋型（Ｂ
ｅ 〜１０１ｇｃｍ−８）Ｇ ａ Ａ ｓ ４１を１０
００人形式する。その後、エミッタ領域、ベース領域素
子間分離領域を通常の方法で形成後、エミッタ電極金属
２５（ＡｕＲｎ／ Ａ ｕ ）ベース電極金属２４ （
Ａ ｕ Ｇ ｅ ／ Ｎ ｉ ／Ａ ｕ ）コレクタ電
極金属２６ （Ａ ｕ Ｒｎ ／ Ａ ｕ ）を各々形
成した。
ａ ｔ−ｐＡ ｓ４５を２０００人更にＰ＋型（Ｂ
ｅ 〜１０１ｇｃｍ−８）Ｇ ａ Ａ ｓ ４１を１０
００人形式する。その後、エミッタ領域、ベース領域素
子間分離領域を通常の方法で形成後、エミッタ電極金属
２５（ＡｕＲｎ／ Ａ ｕ ）ベース電極金属２４ （
Ａ ｕ Ｇ ｅ ／ Ｎ ｉ ／Ａ ｕ ）コレクタ電
極金属２６ （Ａ ｕ Ｒｎ ／ Ａ ｕ ）を各々形
成した。
正孔のｐ−型Ａ Ｑ Ｇ ａ Ａ ｓ層５０の走行を良
くするために、第１図（ｃ）に示す様にＡＱ組成比Ｘを
ｇｒａｄｅｄにしても良い。即ち、ｐ十型Ｇ ａ Ａ
ｓコレクタ［４１側でＸ＝Ｏ，Ｏとし、２ＤＥＧ側でｘ
＝０．３５ に選びその間のＡＱ組成比を連結的に変
えた。
くするために、第１図（ｃ）に示す様にＡＱ組成比Ｘを
ｇｒａｄｅｄにしても良い。即ち、ｐ十型Ｇ ａ Ａ
ｓコレクタ［４１側でＸ＝Ｏ，Ｏとし、２ＤＥＧ側でｘ
＝０．３５ に選びその間のＡＱ組成比を連結的に変
えた。
Ｐ型ＡΩＧａＡｓ４５のドーピングレベルは目的に応じ
て通常１×１０１７〜５Ｘ１０”■−８の範囲で使用す
ることが多い。
て通常１×１０１７〜５Ｘ１０”■−８の範囲で使用す
ることが多い。
実施例２
第２図（ａ）、（ｂ）にＨＢ ＴとＦＥＴを同一基板に
作製した例を示す。
作製した例を示す。
実施例１と同−二ピウェーハに対し、２ＤＥＧ−ＨＢＴ
は、実施例１と同様に形成できる。一方２ＤＥＧをＦ
Ｅ Ｔ （Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｆｏｒ）の能動層とに用いる場合、ソース・ドレイン電
極２０．２１をＡ ｕ Ｇ ｓ ／ Ｎ ｉ ／ Ａ
ｕを用いてｎ型Ａ Ｑ Ｇ ａ Ａ ｓ層４３上に形成
し、接合型ゲート電極メタル２２としてＡ ｕ Ｒｎ
／ Ａ ｕを用いて２ＤＥＧ−ＦＥＴを形成した。
は、実施例１と同様に形成できる。一方２ＤＥＧをＦ
Ｅ Ｔ （Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｆｏｒ）の能動層とに用いる場合、ソース・ドレイン電
極２０．２１をＡ ｕ Ｇ ｓ ／ Ｎ ｉ ／ Ａ
ｕを用いてｎ型Ａ Ｑ Ｇ ａ Ａ ｓ層４３上に形成
し、接合型ゲート電極メタル２２としてＡ ｕ Ｒｎ
／ Ａ ｕを用いて２ＤＥＧ−ＦＥＴを形成した。
第２図（ａ）において２ＤＥＧ−ＦＥＴ部分をＡでＤＥ
Ｇ−ＨＢＴ部分をＢで示す。
Ｇ−ＨＢＴ部分をＢで示す。
又、２ＤＥＧ−ＦＥＴはショットキー接合型ゲート構造
を用いることが多いので、その場合には第２図（ｂ）の
Ａの部分に示すように、Ｐ型エミッタ１４５．４５’
を除去してショットキーゲートメタル２２′ （たとえ
ばＴ ｉ ／ Ｐ ｔ ／ Ａ ｕ 。
を用いることが多いので、その場合には第２図（ｂ）の
Ａの部分に示すように、Ｐ型エミッタ１４５．４５’
を除去してショットキーゲートメタル２２′ （たとえ
ばＴ ｉ ／ Ｐ ｔ ／ Ａ ｕ 。
Ａ ｎ ＋ Ｗ Ｓ ｘ 、等）を形成する。
ＦＥＴ部分のしきい値Ｖ ｔ ｈはＡ Ｑ Ｇ ａ Ａ
ｓ膜厚をエツチング等で調整して決めているのは従来
ＦＥＴと同様である。
ｓ膜厚をエツチング等で調整して決めているのは従来
ＦＥＴと同様である。
ｐ型Ａ Ｑ、Ｇ ａ Ａ ｓ層４５のドーピングベルは
目的に応じて通常１×１０１７０−δ〜ｌＸＩＯ２０■
−３の範囲で用いることが多い。
目的に応じて通常１×１０１７０−δ〜ｌＸＩＯ２０■
−３の範囲で用いることが多い。
以上の実施例ではＧ ａ Ａ ｓ ／ Ａ Ｑ Ｇ ａ
Ａ ｓヘテロ接合系の場合について述べたが、他の二
元／三元系ヘテロ接合、例えばＧ ａ Ａ ｓ ／ Ｇ
ｅ 。
Ａ ｓヘテロ接合系の場合について述べたが、他の二
元／三元系ヘテロ接合、例えばＧ ａ Ａ ｓ ／ Ｇ
ｅ 。
ＡＱＧａＡｓ／Ｇｅ、Ｉ ｎＡｌｌＡｓ／ＩｎＧａＡｓ
＋Ｉ ｎ Ｇ ａ Ａ ｓ Ｐ ／ Ｉ ｎ Ｐ等のヘ
テロ接合においても２次元状担体が形成される。従来の
コレクタ層を上記本発明の様に禁止帯の広い半導体ヘテ
ロ接合におきかえることで同様な効果を出すことができ
る。
＋Ｉ ｎ Ｇ ａ Ａ ｓ Ｐ ／ Ｉ ｎ Ｐ等のヘ
テロ接合においても２次元状担体が形成される。従来の
コレクタ層を上記本発明の様に禁止帯の広い半導体ヘテ
ロ接合におきかえることで同様な効果を出すことができ
る。
又、以上の実施例でｎ型とＰ型を入れかえる（ＳｉとＢ
ｅを入れかえる）と二次元正孔ガス（Ｔｗｏ Ｄｉｍｅ
ｎｓｉｏｎａｌ Ｈｏ１ｅ Ｇａ５）を用いて同様の発
明を実施できる。
ｅを入れかえる）と二次元正孔ガス（Ｔｗｏ Ｄｉｍｅ
ｎｓｉｏｎａｌ Ｈｏ１ｅ Ｇａ５）を用いて同様の発
明を実施できる。
本発明によれば、ベース・コレクタ耐圧を劣化させるこ
となくｐ−型コレクタ層を従来構造より約１／３薄膜化
することができたのでｐｎｐ型でありながら１通常のｎ
ｐｎ型ＨＢＴより約３倍高いＪＴ（ガツトオフ周波数）
を実現できた。
となくｐ−型コレクタ層を従来構造より約１／３薄膜化
することができたのでｐｎｐ型でありながら１通常のｎ
ｐｎ型ＨＢＴより約３倍高いＪＴ（ガツトオフ周波数）
を実現できた。
又、ｐｎｐ型２ＤＥＧ−ＨＢＴ と２ＤＥＣ−ＦＥＴを
自然な形で同一基板に形成できた。
自然な形で同一基板に形成できた。
第１図（ａ）は本発明を説明するため及び本発明の実施
例１のトランジスタ断面構造図、同図（ｂ）（Ｑ）はそ
のエネルギーバンド図、及び第２図は本発明の実施例２
のｐｎｐ型２ＤＥＧ−ＨＢＴと２ＤＥＧ−ＦＥＴを同一
基板内に形成した時の断面構造図である。 ２０．２１・・・ソース・ドレイン電極メタル、２２・
・・ｊ−ＦＥＴゲート電極メタル、２２′・・・ショッ
トキーゲートメタル、２４・・・ベース電極メタル、２
５・・・エミッタ電極メタル、２６・・・コレクタ電極
メタル、４０・・・半絶縁性ＧａＡｓ基板、４１・・・
ｐ ＋ Ｇ ａ Ａ ｓ 、 ４２−アンドープＧ ａ
Ａ ｓ、４３− ｎ Ａ Ｑ Ｇ ａ Ａ ｓ、４５
− ｐ Ａ Ｑ Ｇ ａ Ａ ｓ、５０＝−ｐ−ＡＱＧ
ａＡｓ、５０ ’ −ｇｒａｄｅｄ ｐ−Ａ １７．
ＧａＡｓ、５９・・・２ＤＥＧ。 第 １図 第１図
例１のトランジスタ断面構造図、同図（ｂ）（Ｑ）はそ
のエネルギーバンド図、及び第２図は本発明の実施例２
のｐｎｐ型２ＤＥＧ−ＨＢＴと２ＤＥＧ−ＦＥＴを同一
基板内に形成した時の断面構造図である。 ２０．２１・・・ソース・ドレイン電極メタル、２２・
・・ｊ−ＦＥＴゲート電極メタル、２２′・・・ショッ
トキーゲートメタル、２４・・・ベース電極メタル、２
５・・・エミッタ電極メタル、２６・・・コレクタ電極
メタル、４０・・・半絶縁性ＧａＡｓ基板、４１・・・
ｐ ＋ Ｇ ａ Ａ ｓ 、 ４２−アンドープＧ ａ
Ａ ｓ、４３− ｎ Ａ Ｑ Ｇ ａ Ａ ｓ、４５
− ｐ Ａ Ｑ Ｇ ａ Ａ ｓ、５０＝−ｐ−ＡＱＧ
ａＡｓ、５０ ’ −ｇｒａｄｅｄ ｐ−Ａ １７．
ＧａＡｓ、５９・・・２ＤＥＧ。 第 １図 第１図
Claims (1)
- １、エネルギー禁止帯幅の広い半導体層 I と、それよ
りエネルギー禁止帯幅の狭い半導体層IIと、両者のヘテ
ロ接合界面に形成される二次元状担体と、前記半導体層
I に電気的に接続された電極と、前記半導体層IIとヘ
テロ接合している前記半導体層IIよりエネルギー禁止帯
幅の広い半導体層IIIと、前記半導体層 I と接して形成
された前記半導体層 I とは逆導電型の半導体層IVと、
前記半導体層III、IVに各々電気的に接続された電極を
有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068822A JP2633848B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068822A JP2633848B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63236358A true JPS63236358A (ja) | 1988-10-03 |
| JP2633848B2 JP2633848B2 (ja) | 1997-07-23 |
Family
ID=13384788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62068822A Expired - Lifetime JP2633848B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633848B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293084A (en) * | 1991-09-10 | 1994-03-08 | Hitachi, Ltd. | High speed logic circuit |
| US5567961A (en) * | 1992-08-21 | 1996-10-22 | Hitachi, Ltd. | Semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120551A (ja) * | 1983-12-05 | 1985-06-28 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS6139576A (ja) * | 1984-07-31 | 1986-02-25 | Fujitsu Ltd | 半導体装置 |
| JPS6225454A (ja) * | 1985-07-26 | 1987-02-03 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-03-25 JP JP62068822A patent/JP2633848B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120551A (ja) * | 1983-12-05 | 1985-06-28 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS6139576A (ja) * | 1984-07-31 | 1986-02-25 | Fujitsu Ltd | 半導体装置 |
| JPS6225454A (ja) * | 1985-07-26 | 1987-02-03 | Hitachi Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293084A (en) * | 1991-09-10 | 1994-03-08 | Hitachi, Ltd. | High speed logic circuit |
| US5567961A (en) * | 1992-08-21 | 1996-10-22 | Hitachi, Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2633848B2 (ja) | 1997-07-23 |
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