JPS632368A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS632368A JPS632368A JP61145001A JP14500186A JPS632368A JP S632368 A JPS632368 A JP S632368A JP 61145001 A JP61145001 A JP 61145001A JP 14500186 A JP14500186 A JP 14500186A JP S632368 A JPS632368 A JP S632368A
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- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、縦型絶縁ゲート形電界効果トランジスタ（以
下、縦型ＭＩＳＦＥＴと称する）および縦型接合ゲート
形電界効果トランジスタ（以下、縦型ＪＦＥＴと称する
）とを複合化し、信号反転機能を実現した半導体装置お
よびその製造方法に関するものである。
下、縦型ＭＩＳＦＥＴと称する）および縦型接合ゲート
形電界効果トランジスタ（以下、縦型ＪＦＥＴと称する
）とを複合化し、信号反転機能を実現した半導体装置お
よびその製造方法に関するものである。
従来、信号反転機能を構成するためには、例えば高密度
化・高速度化に有利として知られているｎ Ｍ ＯＳ
Ｅ ／ Ｄ構成を例にとれば、第７図および第８図に示
すような構造で実現されていた。すなわち、エンハンス
メント形ＭＯＳトランジスタ７１を駆動トランジスタと
し、デイプリージョン形ＭＯ３）ランジスタを負荷トラ
ンジスタとして第７図（ｃ）に示す等価回路のように接
続したものであり、トランジスタ７０のドレイン７２に
電源電圧を印加して、ＥＭＯ３Ｔ７１のゲート７７に信
号を入力すると、トランジスタ７０のソース７４とトラ
ンジスタ７１のドレイン７６の接続点に反転信号が現れ
る。
化・高速度化に有利として知られているｎ Ｍ ＯＳ
Ｅ ／ Ｄ構成を例にとれば、第７図および第８図に示
すような構造で実現されていた。すなわち、エンハンス
メント形ＭＯＳトランジスタ７１を駆動トランジスタと
し、デイプリージョン形ＭＯ３）ランジスタを負荷トラ
ンジスタとして第７図（ｃ）に示す等価回路のように接
続したものであり、トランジスタ７０のドレイン７２に
電源電圧を印加して、ＥＭＯ３Ｔ７１のゲート７７に信
号を入力すると、トランジスタ７０のソース７４とトラ
ンジスタ７１のドレイン７６の接続点に反転信号が現れ
る。
ところが、このような平面形ＭＯ３ＦＥＴを用いる構成
では、負荷トランジスタと駆動トランジスタの占める素
子占有面積が大きく高密度化に限界があった。また、ｎ
Ｍ ＯＳ Ｅ ／ Ｄ構成では、出力端子がｎ゛接合
負荷トランジスタのゲートの両者に接続されているため
、寄生負荷容量が大きく高速化に限界があった。
では、負荷トランジスタと駆動トランジスタの占める素
子占有面積が大きく高密度化に限界があった。また、ｎ
Ｍ ＯＳ Ｅ ／ Ｄ構成では、出力端子がｎ゛接合
負荷トランジスタのゲートの両者に接続されているため
、寄生負荷容量が大きく高速化に限界があった。
本発明の半導体装置は上記問題点に鑑みてなされたもの
であり、第１導電形の半導体領域ａと、半導体領域ａの
表面に形成された高濃度第１導電形の半導体領域すと、
上端部において半導体領域すの少なくとも一部を取り囲
み底部が半導体領域ａの内部に至る溝と、前記溝の底部
の半導体領域ａに形成された第２導電形の半導体領域Ｃ
と、前記溝底部に沿って半導体領域Ｃ内に形成された半
導体領域ｄと、前記溝の内側面に絶縁膜を介して形成さ
れた導電層ｅとを有するものである。また、このような
構造を実現するために、本発明の半導体装置の製造方法
は第１導電形の半導体領域ａの主面上に第２導電形の半
導体領域すを形成した後、半導体領域すの表面から半導
体領域ａの内部に至るまでその平面パターンが閉じてい
る溝を形成し、ついで、前記溝内面および前記半導体領
域ａの主面に絶縁層を形成し、前記溝底部の半導体領域
ａ中に第２導電形の半導体領域Ｃおよび第１導電形の半
導体領域ｄを形成し、その後、前記溝内側面の絶縁層上
に導電体層ｅを形成するものである。
であり、第１導電形の半導体領域ａと、半導体領域ａの
表面に形成された高濃度第１導電形の半導体領域すと、
上端部において半導体領域すの少なくとも一部を取り囲
み底部が半導体領域ａの内部に至る溝と、前記溝の底部
の半導体領域ａに形成された第２導電形の半導体領域Ｃ
と、前記溝底部に沿って半導体領域Ｃ内に形成された半
導体領域ｄと、前記溝の内側面に絶縁膜を介して形成さ
れた導電層ｅとを有するものである。また、このような
構造を実現するために、本発明の半導体装置の製造方法
は第１導電形の半導体領域ａの主面上に第２導電形の半
導体領域すを形成した後、半導体領域すの表面から半導
体領域ａの内部に至るまでその平面パターンが閉じてい
る溝を形成し、ついで、前記溝内面および前記半導体領
域ａの主面に絶縁層を形成し、前記溝底部の半導体領域
ａ中に第２導電形の半導体領域Ｃおよび第１導電形の半
導体領域ｄを形成し、その後、前記溝内側面の絶縁層上
に導電体層ｅを形成するものである。
このような構成をとることにより、半導体領域ｅをゲー
ト電極とし半導体領域ａの溝の内壁に沿った部分をチャ
ネルとする縦型ＭＩＳＦＥＴと、半導体領域Ｃをゲート
電極とし半導体領域ａの一部であって半導体領域Ｃによ
って周囲を覆われた領域をチャネルとする縦型ＪＦＥＴ
とが形成される。そして、この２つのＦＥＴは半導体領
域すにおいて接続されており、縦型ＭＩＳＦＥＴを駆動
トランジスタ、縦型ＪＦＥＴを負荷トランジスタとする
信号反転回路を構成する。すなわち、半導体領域ａに電
源電圧を印加し、半導体領域ｄを接地し、半導体領域Ｃ
に固定電圧を印加した状態で、入力信号を半導体領域ｅ
に与えることにより、反転信号を半導体領域すから取り
出すことができる。
ト電極とし半導体領域ａの溝の内壁に沿った部分をチャ
ネルとする縦型ＭＩＳＦＥＴと、半導体領域Ｃをゲート
電極とし半導体領域ａの一部であって半導体領域Ｃによ
って周囲を覆われた領域をチャネルとする縦型ＪＦＥＴ
とが形成される。そして、この２つのＦＥＴは半導体領
域すにおいて接続されており、縦型ＭＩＳＦＥＴを駆動
トランジスタ、縦型ＪＦＥＴを負荷トランジスタとする
信号反転回路を構成する。すなわち、半導体領域ａに電
源電圧を印加し、半導体領域ｄを接地し、半導体領域Ｃ
に固定電圧を印加した状態で、入力信号を半導体領域ｅ
に与えることにより、反転信号を半導体領域すから取り
出すことができる。
そして、本発明の製造方法を用いれば、このような半導
体装置を実現することができる。
体装置を実現することができる。
以下、実施例と共に本発明の詳細な説明する。
第１図は本発明の一実施例を示す図であり、同図（ａ）
は平面パターン図、同図（ｂ）および（Ｃ）はそれぞれ
同図（ａ）におけるＢ−Ｂ ’断面図、ｃ−ｃ’断面図
である。また、第２図は第１図の半導体装置の等価回路
を示す回路図であり、駆動トランジスタとしての縦型Ｍ
ＩＳＦＥＴ１５と負荷トランジスタとしての縦型ＪＦＥ
Ｔ１６が図のように接続されている。
は平面パターン図、同図（ｂ）および（Ｃ）はそれぞれ
同図（ａ）におけるＢ−Ｂ ’断面図、ｃ−ｃ’断面図
である。また、第２図は第１図の半導体装置の等価回路
を示す回路図であり、駆動トランジスタとしての縦型Ｍ
ＩＳＦＥＴ１５と負荷トランジスタとしての縦型ＪＦＥ
Ｔ１６が図のように接続されている。
１はｎ形の不純物を含む半導体基板であり、半導体領域
ａを構成している。２は縦型Ｍ Ｉ Ｓ Ｆ ＥＴ１５
のゲート絶縁膜であり、平面パターンが枠状に形成され
た溝８の内側側面全周に形成されている。３は縦型ＭＩ
ＳＦＥＴ１５のゲート電極であり、ゲート絶縁膜２上に
形成されたリン添加多結晶シリコンのような導電体層ｅ
から成る。４は縦型ＪＦＥＴ１６のゲート電極であり、
？ｌｌ ８の底部を包むように半導体基板ｌ中に形成さ
れたｐ形の不純物を含む半導体領域Ｃから成る。なお、
この半導体領域Ｃは必ずしも溝８に沿って連続していな
くともよく、後述する領域１３をほぼ取り囲むように形
成されていれば一部において分断されていてもよい。５
は縦型ＪＦＥＴ１６のドレイン電極であり、ｎ形不純物
を含む半導体領域である。
ａを構成している。２は縦型Ｍ Ｉ Ｓ Ｆ ＥＴ１５
のゲート絶縁膜であり、平面パターンが枠状に形成され
た溝８の内側側面全周に形成されている。３は縦型ＭＩ
ＳＦＥＴ１５のゲート電極であり、ゲート絶縁膜２上に
形成されたリン添加多結晶シリコンのような導電体層ｅ
から成る。４は縦型ＪＦＥＴ１６のゲート電極であり、
？ｌｌ ８の底部を包むように半導体基板ｌ中に形成さ
れたｐ形の不純物を含む半導体領域Ｃから成る。なお、
この半導体領域Ｃは必ずしも溝８に沿って連続していな
くともよく、後述する領域１３をほぼ取り囲むように形
成されていれば一部において分断されていてもよい。５
は縦型ＪＦＥＴ１６のドレイン電極であり、ｎ形不純物
を含む半導体領域である。
６は縦型ＪＦＥＴ１６のソース電極および縦型ＭＩＳＦ
ＥＴ１５のドレイン電極を兼ねるものであり、ｎ形の不
純物を含む半導体領域すから成る。
ＥＴ１５のドレイン電極を兼ねるものであり、ｎ形の不
純物を含む半導体領域すから成る。
７は縦型ＭＩＳＦＥＴ１５のソース電極であり、半導体
領域Ｃ中に形成されたｎ形の不純物を含む半導体領域ｄ
から成る。９はｐ形の不純物を含む導電体（多結晶シリ
コン）からなる引き出し電極であり、１０はｎ形の不純
物を含む導電体（多結晶シリコン）から成る引き出し電
極である。１１および１２は縦型ＭＩＳＦＥＴ１５のチ
ャネル領域であり、そのうち領域１２はドレイン６の電
圧を弱める吸収領域として機能する。１３は縦型ＪＦＥ
Ｔ１６のチャネル領域である。
領域Ｃ中に形成されたｎ形の不純物を含む半導体領域ｄ
から成る。９はｐ形の不純物を含む導電体（多結晶シリ
コン）からなる引き出し電極であり、１０はｎ形の不純
物を含む導電体（多結晶シリコン）から成る引き出し電
極である。１１および１２は縦型ＭＩＳＦＥＴ１５のチ
ャネル領域であり、そのうち領域１２はドレイン６の電
圧を弱める吸収領域として機能する。１３は縦型ＪＦＥ
Ｔ１６のチャネル領域である。
このような構造の半導体装置において、縦型ＪＦＥ７１
６のドレイン電極５を電源端子、縦型ＭＩＳＦＥＴ１５
のソース電極７の引き出し電極１０を接地端子、縦型Ｍ
ＩＳＦＥＴ１５のドレイン電極すなわち縦型ＪＦＥＴ１
６のソース電極６を出力端子、縦型ＭＩＳＦＥ７１５の
ゲート電極３を入力端子、縦型ＪＦＥＴ１６のゲート電
極４の引き出し電極９を固定電圧印加端子とすることに
より、縦型ＪＦＥＴ１６を負荷トランジスタ、ＤＳ Ａ
（Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ−Ａｌｉｇｎｅｄ）
形の縦型ＭＩ ５ＦＥＴ１５を駆動トランジスタとする
信号反転回路が実現できる。
６のドレイン電極５を電源端子、縦型ＭＩＳＦＥＴ１５
のソース電極７の引き出し電極１０を接地端子、縦型Ｍ
ＩＳＦＥＴ１５のドレイン電極すなわち縦型ＪＦＥＴ１
６のソース電極６を出力端子、縦型ＭＩＳＦＥ７１５の
ゲート電極３を入力端子、縦型ＪＦＥＴ１６のゲート電
極４の引き出し電極９を固定電圧印加端子とすることに
より、縦型ＪＦＥＴ１６を負荷トランジスタ、ＤＳ Ａ
（Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ−Ａｌｉｇｎｅｄ）
形の縦型ＭＩ ５ＦＥＴ１５を駆動トランジスタとする
信号反転回路が実現できる。
つぎに、本実施例の動作を説明する。縦型ＪＦＥＴ１６
のゲート電極９には固定電圧が印加されて常に導通状態
となっている。ゲート電極３に与えられる入力電圧が接
地電圧（「ロー」レベル）のときは縦型ＭＩＳＦＥＴ１
５のチャネル１１が切れ、縦型ＪＦＥＴ１６のドレイン
電極６に現れる出力電圧は半導体基板１と同電位の電源
電圧（「ハイ」レベル）となる。−方、入力電圧が「ハ
イ」レベルのときは、縦型ＭｒＳＦＥＴ１５のチャネル
１１が導通状態となり、「ドレイン電極５−チャネル領
域１３−ソース電極（ドレイン電極）６−チャネル領域
１２．１１−ソース電極７」と電流が流れ、出力電圧は
縦型ＭＩＳＦＥＴ１５と縦型ＪＦＥＴ１６のオン抵抗比
で決定される出力電圧（「ロー」レベル）が得られる。
のゲート電極９には固定電圧が印加されて常に導通状態
となっている。ゲート電極３に与えられる入力電圧が接
地電圧（「ロー」レベル）のときは縦型ＭＩＳＦＥＴ１
５のチャネル１１が切れ、縦型ＪＦＥＴ１６のドレイン
電極６に現れる出力電圧は半導体基板１と同電位の電源
電圧（「ハイ」レベル）となる。−方、入力電圧が「ハ
イ」レベルのときは、縦型ＭｒＳＦＥＴ１５のチャネル
１１が導通状態となり、「ドレイン電極５−チャネル領
域１３−ソース電極（ドレイン電極）６−チャネル領域
１２．１１−ソース電極７」と電流が流れ、出力電圧は
縦型ＭＩＳＦＥＴ１５と縦型ＪＦＥＴ１６のオン抵抗比
で決定される出力電圧（「ロー」レベル）が得られる。
すなわち、本実施例により信号反転機能が実現できる。
なお、固定電圧印加端子である引き出し電極９に印加す
る電圧を零あるいは負とするならば、すべてのｐｎ接合
（たとえば、引き出し電極９とソース電極７、ゲート電
極４と半導体基板１等）が逆バイアス状態となるので、
ｐｎ接合における無駄な貫通電流は生じず、低消費電力
化に有効である。
る電圧を零あるいは負とするならば、すべてのｐｎ接合
（たとえば、引き出し電極９とソース電極７、ゲート電
極４と半導体基板１等）が逆バイアス状態となるので、
ｐｎ接合における無駄な貫通電流は生じず、低消費電力
化に有効である。
また、半導体基板１はｎ形の不純物を含むウェル領域と
することも可能であり、その場合は電源端子を半導体表
面から取ることが可能となる。
することも可能であり、その場合は電源端子を半導体表
面から取ることが可能となる。
第３図は本発明の半導体装置の他の実施例を示すもので
あり、同図（ａ）は平面パターン図、同図（ｂ）および
（Ｃ）はそれぞれ同図（ａ）におけるＢ−Ｂ ’断面図
、ｃ−ｃ ’断面図である。また、第４図は第３図の半
導体装置の等価回路を示す回路図である。本実施例は第
１図の実施例において、縦型ＭＩＳＦＥＴ１５の固定電
圧を接地電圧とした場合のものであり、これを可能とす
るために、ｐ形の不純物を含む半導体領域４およびｎ形
の不純物を含む半導体領域７の双方に対して接続可能な
ように金属あるいはそのシリサイドを埋め込んだもので
ある。本実施例、では１Ｂ底部の半導体領域４，７から
の引き出し電極を図に示すように引き出し電極１４によ
り共用化することができるため、より高密度化すること
ができる。なお、引き出し電極１４は、高密度化を狙っ
て細い溝を用いたときに溝８底部の半導体領域４．７に
電圧を印加するために必要なものであり、コンタクト孔
開けおよびＡｔのような金属配線での接続が可能な広い
溝を用いた場合は必須ではない。
あり、同図（ａ）は平面パターン図、同図（ｂ）および
（Ｃ）はそれぞれ同図（ａ）におけるＢ−Ｂ ’断面図
、ｃ−ｃ ’断面図である。また、第４図は第３図の半
導体装置の等価回路を示す回路図である。本実施例は第
１図の実施例において、縦型ＭＩＳＦＥＴ１５の固定電
圧を接地電圧とした場合のものであり、これを可能とす
るために、ｐ形の不純物を含む半導体領域４およびｎ形
の不純物を含む半導体領域７の双方に対して接続可能な
ように金属あるいはそのシリサイドを埋め込んだもので
ある。本実施例、では１Ｂ底部の半導体領域４，７から
の引き出し電極を図に示すように引き出し電極１４によ
り共用化することができるため、より高密度化すること
ができる。なお、引き出し電極１４は、高密度化を狙っ
て細い溝を用いたときに溝８底部の半導体領域４．７に
電圧を印加するために必要なものであり、コンタクト孔
開けおよびＡｔのような金属配線での接続が可能な広い
溝を用いた場合は必須ではない。
本実施例の動作は第１図の実施例の動作と同様であり、
入力端子が「ロー」レベルのときは、縦型ＭＩＳＦＥＴ
１５のチャネル１１が切れて出力電圧が電源電圧と同じ
すなわち「ハイ」レベルとなり、入力端子が［ハイ」レ
ベルのときには、チャネル１１が導通して出力電圧が「
ロー」レベルとなる。
入力端子が「ロー」レベルのときは、縦型ＭＩＳＦＥＴ
１５のチャネル１１が切れて出力電圧が電源電圧と同じ
すなわち「ハイ」レベルとなり、入力端子が［ハイ」レ
ベルのときには、チャネル１１が導通して出力電圧が「
ロー」レベルとなる。
以上２つの実施例かられかるように、出力端子がｎ形の
不純物を含む小面積の半導体領域６のみになるため、従
来のｎ Ｍ ＯＳ Ｅ ／ Ｄ構造の出力端子に比べて
寄生負荷容量が減少する。また、縦型ＭＩＳＦＥＴのゲ
ートパターン寸法をリソグラフイー工程における寸法の
制約を受けずに決定できるため、極微細寸法に設定でき
る。さらに、枠状の清８で囲まれた凸領域の４つの側面
をすべてチャネルとて利用できるため、チャネル幅を大
きく設定することができる。そのため、負荷駆動力が向
上して非常に高速に動作させることができる。
不純物を含む小面積の半導体領域６のみになるため、従
来のｎ Ｍ ＯＳ Ｅ ／ Ｄ構造の出力端子に比べて
寄生負荷容量が減少する。また、縦型ＭＩＳＦＥＴのゲ
ートパターン寸法をリソグラフイー工程における寸法の
制約を受けずに決定できるため、極微細寸法に設定でき
る。さらに、枠状の清８で囲まれた凸領域の４つの側面
をすべてチャネルとて利用できるため、チャネル幅を大
きく設定することができる。そのため、負荷駆動力が向
上して非常に高速に動作させることができる。
つぎに、本発明の半導体装置の製造方法の一実施例を説
明する。第５図（ａ）〜（ｑ）は第１図の半導体装置の
製造方法を示す工程断面図であり、すべて第１図のＢ−
Ｂ’断面図に対応する部分を示している。
明する。第５図（ａ）〜（ｑ）は第１図の半導体装置の
製造方法を示す工程断面図であり、すべて第１図のＢ−
Ｂ’断面図に対応する部分を示している。
まず、処理工程（ａ）では、素子分離領域Ａを形成する
。この素子分離プロセスはフィールド分離、選択酸化分
離、酸化膜埋め込み分離、溝分離等いかなる分離法でも
可能である。
。この素子分離プロセスはフィールド分離、選択酸化分
離、酸化膜埋め込み分離、溝分離等いかなる分離法でも
可能である。
処理工程（ｂ）では、半導体基板１の表面に熱酸化法に
より１１００ｎ程度の薄いシリコン酸化膜２１を形成し
、砒素あるいは燐のイオン注入を行い、ｎ形の表面拡散
層２２を形成する。なお、この表面ｎ形層２２は後述す
るゲート電極加工後に行うことも可能である。
より１１００ｎ程度の薄いシリコン酸化膜２１を形成し
、砒素あるいは燐のイオン注入を行い、ｎ形の表面拡散
層２２を形成する。なお、この表面ｎ形層２２は後述す
るゲート電極加工後に行うことも可能である。
処理工程（ｃ）では、化学的気相成長法（ＣＶＤ法）に
より、１１００ｎのシリコン窒化膜２３と９００ｎｍの
燐珪酸ガラス膜（ＰＳＧ膜）２４の多層膜を付着させ、
リソグラフィー工程によりレジスト２５に溝パターンを
形成する。この溝パターンは第１図（ａ）に示すように
平面形状が枠状になるように形成する。
より、１１００ｎのシリコン窒化膜２３と９００ｎｍの
燐珪酸ガラス膜（ＰＳＧ膜）２４の多層膜を付着させ、
リソグラフィー工程によりレジスト２５に溝パターンを
形成する。この溝パターンは第１図（ａ）に示すように
平面形状が枠状になるように形成する。
処理工程（ｄ）では、このレジストパターンをマスクに
、ＰＳＧ膜２４シリコン窒化膜２３およびシリコン酸化
膜２１からなる多層膜を反応性イオンエツチング（ＲＩ
Ｅ）によりエツチング処理し、レジスト２５を除去する
。
、ＰＳＧ膜２４シリコン窒化膜２３およびシリコン酸化
膜２１からなる多層膜を反応性イオンエツチング（ＲＩ
Ｅ）によりエツチング処理し、レジスト２５を除去する
。
処理工程（ｅ）では、加工された多層膜をマスクに、Ｒ
ＩＥにて基板シリコン１をエツチングし、約１μｍ深さ
の溝Ｂを形成する。
ＩＥにて基板シリコン１をエツチングし、約１μｍ深さ
の溝Ｂを形成する。
処理工程（ｆ）では、ＣＶＤ法などの公知の付着法にて
溝が完全に埋まらないように酸化膜２６を堆積させる。
溝が完全に埋まらないように酸化膜２６を堆積させる。
処理工程（ｇ）では、ＲＩＥのエツチングの異方性を利
用したエッチバックにて溝側面の酸化膜２６を残しつつ
溝底部の酸化膜２６を除去する。
用したエッチバックにて溝側面の酸化膜２６を残しつつ
溝底部の酸化膜２６を除去する。
ついで、溝側面酸化膜２６を保護膜として、硼素および
砒素のイオン注入によりｐ形およびｎ形の不純物を溝底
部のみに導入し、ｐ形の半導体領域Ｃおよびｎ形の半導
体領域ｄを形成する。
砒素のイオン注入によりｐ形およびｎ形の不純物を溝底
部のみに導入し、ｐ形の半導体領域Ｃおよびｎ形の半導
体領域ｄを形成する。
処理工程（ｈ）では、ウェットエツチングにて基板表面
のＰＳＧ膜２４および溝内側面の酸化膜２６を全面的に
除去した後、ＲＩＥによる汚染や損傷層の除去のため、
フッ酸と硝酸の混合液により溝内のシリコン表面を５Ｑ
ｎｍ程度エツチングする。
のＰＳＧ膜２４および溝内側面の酸化膜２６を全面的に
除去した後、ＲＩＥによる汚染や損傷層の除去のため、
フッ酸と硝酸の混合液により溝内のシリコン表面を５Ｑ
ｎｍ程度エツチングする。
その後処理工程（ｉ）では、熱酸化によりゲート絶縁膜
となるシリコン酸化膜２７を１０〜２０ｎｍ形成し、フ
ォスフイン（ＰＨ１）添加のモノシランガス（ＳｉＨ４
）を用いた減圧ＣＶＤ法により、縦型ＭＩＳＦＥＴのゲ
ート電極となるｎ形の不純物を含む多結晶シリコン膜２
８を堆積する。この時、原料ガスの混合比を制御するこ
とにより、シリコン基板の主表面で約７００ ｎｍ、溝
内面で約３０Ｑｎｍの厚さとなるようにする。なお、溝
のうち紙面と平行に形成されている不図示の部分には、
多結晶シリコン２８が完全に埋め込まれている。
となるシリコン酸化膜２７を１０〜２０ｎｍ形成し、フ
ォスフイン（ＰＨ１）添加のモノシランガス（ＳｉＨ４
）を用いた減圧ＣＶＤ法により、縦型ＭＩＳＦＥＴのゲ
ート電極となるｎ形の不純物を含む多結晶シリコン膜２
８を堆積する。この時、原料ガスの混合比を制御するこ
とにより、シリコン基板の主表面で約７００ ｎｍ、溝
内面で約３０Ｑｎｍの厚さとなるようにする。なお、溝
のうち紙面と平行に形成されている不図示の部分には、
多結晶シリコン２８が完全に埋め込まれている。
処理工程（ｊ）では、ＲＩＥによるエッチバック法にて
多結晶シリコン膜２８をエツチング処理し、基板主表面
の多結晶シリコンを残しつつ、溝底部の多結晶シリコン
を除去する。なお、多結晶シリコン２８が完全に埋め込
まれている溝部分すなわち紙面と平行に形成されている
不図示の溝部分では、基板表面と同様に上部の多結晶シ
リコンがエツチングされているだけである。
多結晶シリコン膜２８をエツチング処理し、基板主表面
の多結晶シリコンを残しつつ、溝底部の多結晶シリコン
を除去する。なお、多結晶シリコン２８が完全に埋め込
まれている溝部分すなわち紙面と平行に形成されている
不図示の溝部分では、基板表面と同様に上部の多結晶シ
リコンがエツチングされているだけである。
処理工程（ｋ）では、６００〜６５０℃程度のウェット
酸化にて多結晶シリコン２８の表面にシリコン酸化膜２
９を形成する。このとき、シリコン基板とリン含有の多
結晶シリコン膜との成長速度の差を利用し、多結晶シリ
コン膜の表面に１５３ｎｍのシリコン酸化膜を、また、
溝底部のシリコン基板表面に１０ｎｍ程度のシリコン酸
化膜を形成する。
酸化にて多結晶シリコン２８の表面にシリコン酸化膜２
９を形成する。このとき、シリコン基板とリン含有の多
結晶シリコン膜との成長速度の差を利用し、多結晶シリ
コン膜の表面に１５３ｎｍのシリコン酸化膜を、また、
溝底部のシリコン基板表面に１０ｎｍ程度のシリコン酸
化膜を形成する。
処理工程（１）では、ＲＩＥによるエッチバソりにより
、多結晶シリコン表面のシリコン酸化膜２９をマスクに
溝底部のシリコン酸化膜２９および基板シリコン１をエ
ツチングする。このときのエツチング深さはｎ形の不純
物注入領域ｄの深さをやや越える程度とする。
、多結晶シリコン表面のシリコン酸化膜２９をマスクに
溝底部のシリコン酸化膜２９および基板シリコン１をエ
ツチングする。このときのエツチング深さはｎ形の不純
物注入領域ｄの深さをやや越える程度とする。
処理工程（ｍ）では、リソグラフィー工程により所望の
ゲート電極のパターニングを行い、ゲート電極加工を行
う。
ゲート電極のパターニングを行い、ゲート電極加工を行
う。
続いて処理工程（ｎ）および処理工程（０）では、ｎ形
層とｐ形層に対する引き出し電極用のｐタイプ多結晶シ
リコン３０およびｎタイプ多結晶シリコン３１をリソグ
ラフィー工程を通して所望の溝内に埋め込み、引き出し
電極のバターニングを行う。
層とｐ形層に対する引き出し電極用のｐタイプ多結晶シ
リコン３０およびｎタイプ多結晶シリコン３１をリソグ
ラフィー工程を通して所望の溝内に埋め込み、引き出し
電極のバターニングを行う。
最後に処理工程（ｐ）および処理工程（ｑ）では、眉間
絶縁膜としてＰＳＧ膜３２を形成し、リフローさせた後
コンタクト孔を形成・加工し、ＡＩのような配線金属３
３を付着させ、リソグラフィー・エツチング工程を経て
、所望の電極配線パターンを形成する。
絶縁膜としてＰＳＧ膜３２を形成し、リフローさせた後
コンタクト孔を形成・加工し、ＡＩのような配線金属３
３を付着させ、リソグラフィー・エツチング工程を経て
、所望の電極配線パターンを形成する。
第６図（ａ）〜（ｇ）は、本発明の半導体装置の製造方
法の他の実施例を示すものである。第５図では溝形成工
程がエツチングによるものであった。これに対して本実
施例では、半導体基板表面にリソグラフィー工程に溝パ
ターンを形成し、その他の領域に選択的にシリコンをエ
ピタキシャル成長させることにより溝を形成するもので
ある。
法の他の実施例を示すものである。第５図では溝形成工
程がエツチングによるものであった。これに対して本実
施例では、半導体基板表面にリソグラフィー工程に溝パ
ターンを形成し、その他の領域に選択的にシリコンをエ
ピタキシャル成長させることにより溝を形成するもので
ある。
本実施例によれば、溝底部への不純物導入が簡単となる
。
。
処理工程（ａ）では、まず基板表面に熱酸化法により１
１００ｎ程度の薄いシリコン酸化膜２１を形成する。続
いてＣＶＤ法により、約１μｍ程度の多結晶シリコン膜
４１を付着させ、リソグラフィー工程によりレジスト２
５に溝パターンを形成する。
１００ｎ程度の薄いシリコン酸化膜２１を形成する。続
いてＣＶＤ法により、約１μｍ程度の多結晶シリコン膜
４１を付着させ、リソグラフィー工程によりレジスト２
５に溝パターンを形成する。
処理工程（ｂ）では、このレジストパターンをマスクに
、多結晶シリコン４１をＲＩＥによりエツチング処理し
、硼素および砒素のイオン注入によりｐ形およびｎ形の
不純物を溝底部のみに導入し、ｐ形の半導体領域Ｃおよ
びｎ形の半導体領域ｄを形成する。
、多結晶シリコン４１をＲＩＥによりエツチング処理し
、硼素および砒素のイオン注入によりｐ形およびｎ形の
不純物を溝底部のみに導入し、ｐ形の半導体領域Ｃおよ
びｎ形の半導体領域ｄを形成する。
続いて処理工程（Ｃ）では、レジスト２５を除去してＰ
ＳＧ膜４２を付着させ、エッチバックにより溝パターン
に相当する多結晶シリコンの窪み領域にのみＰＳＧ膜４
２を埋め込む。
ＳＧ膜４２を付着させ、エッチバックにより溝パターン
に相当する多結晶シリコンの窪み領域にのみＰＳＧ膜４
２を埋め込む。
処理工程（ｄ）では、多結晶シリコン４１およびその下
の熱酸化膜２１を除去する。
の熱酸化膜２１を除去する。
処理工程（ｅ）では、ＰＳＧ膜４２が残されている溝領
域以外の領域に選択的にシリコンを約１μｍエピタキシ
ャル成長させる。
域以外の領域に選択的にシリコンを約１μｍエピタキシ
ャル成長させる。
処理工程（ｆ）では、素子分離領域Ａを形成する。この
素子分離プロセスはフィールド分離、選択酸化分離、酸
化膜埋め込み分離、溝分離等いかなる分離法でも可能で
ある。ついで、半導体表面に砒素あるいは燐のイオン注
入を行い、ｎ形の表面拡散層２２を形成する。なお、こ
の表面ｎ形層２２はゲート電極加工後に行うことも可能
である。
素子分離プロセスはフィールド分離、選択酸化分離、酸
化膜埋め込み分離、溝分離等いかなる分離法でも可能で
ある。ついで、半導体表面に砒素あるいは燐のイオン注
入を行い、ｎ形の表面拡散層２２を形成する。なお、こ
の表面ｎ形層２２はゲート電極加工後に行うことも可能
である。
続いて処理工程（ｇ）では、ウェットエツチングにて溝
内のＰＳＧ膜４２を除去した後、フッ酸と硝酸の混合液
により溝内のシリコン表面を５０ｎｍ程度エツチングし
、溝Ｂを形成する。その後の工程は第５図と同様である
。
内のＰＳＧ膜４２を除去した後、フッ酸と硝酸の混合液
により溝内のシリコン表面を５０ｎｍ程度エツチングし
、溝Ｂを形成する。その後の工程は第５図と同様である
。
なお、第５図および第６図に示した実施例はいずれも第
１図に示す半導体装置の製造方法であるが、引き出し電
極としてのｐ形多結晶シリコン３０およびｎ形多結晶シ
リコン３１に代えて、高融点金属あるいはそれらのシリ
サイドを溝内部に埋め込めば、溝底部の半導体領域Ｃお
よびｄからの引き出し電極を共用化した第３図に示す半
導体装置を作ることができる。
１図に示す半導体装置の製造方法であるが、引き出し電
極としてのｐ形多結晶シリコン３０およびｎ形多結晶シ
リコン３１に代えて、高融点金属あるいはそれらのシリ
サイドを溝内部に埋め込めば、溝底部の半導体領域Ｃお
よびｄからの引き出し電極を共用化した第３図に示す半
導体装置を作ることができる。
以上の実施例では、ｎ形の導電キャリアを例にとったが
、極性を反転させればｐ形の導電キャリアの半導体装置
とすることができる。
、極性を反転させればｐ形の導電キャリアの半導体装置
とすることができる。
以上説明したように本発明の半導体装置は、半導体領域
ｅをゲート電極とし半導体領域ａの溝の内壁に沿った部
分をチャネルとする縦型ＭＩＳＦＥＴと、半導体領域Ｃ
をゲート電極とし半導体領域ａの一部であって半導体領
域Ｃによって周囲を覆われた領域をチャネルとする縦型
ＪＰＥＴとが形成され、さらに、この２つのＦＥＴは半
導体領域すにおいて接続されており、縦型ＭＩＳＦＥＴ
を駆動トランジスタ、縦型ＪＦＥＴを負荷トランジスタ
とする信号反転回路となっている。すなわち、出力端子
が溝で囲まれた小面積の半導体領域のみであるので、従
来のｎ Ｍ ＯＳ Ｅ ／ Ｄ構造の出力端子に比べて
寄生負荷容量が少ない。また、駆動トランジスタが縦型
構造のＭＩＳＦＥＴであるのでゲートパターン寸法をリ
ソグラフィー工程における寸法の制約を受けずに決定で
きるため、極微細寸法に設定できる。さらに、溝で囲ま
れた凸領域の４つの側面をすべてチャネルとて利用でき
るため、限られた素子平面面積内においてもチャネル幅
を大きく設定することができる。そのため、負荷駆動力
が向上して非常に高速に動作させることができる。した
がって、本発明の半導体装置は大規模集積回路の高密度
化・高速度化に非常に有効である。また、本発明の製造
方法によれば、このように有効な半導体装置を特殊な工
程を用いることなく容易に製造することができる。
ｅをゲート電極とし半導体領域ａの溝の内壁に沿った部
分をチャネルとする縦型ＭＩＳＦＥＴと、半導体領域Ｃ
をゲート電極とし半導体領域ａの一部であって半導体領
域Ｃによって周囲を覆われた領域をチャネルとする縦型
ＪＰＥＴとが形成され、さらに、この２つのＦＥＴは半
導体領域すにおいて接続されており、縦型ＭＩＳＦＥＴ
を駆動トランジスタ、縦型ＪＦＥＴを負荷トランジスタ
とする信号反転回路となっている。すなわち、出力端子
が溝で囲まれた小面積の半導体領域のみであるので、従
来のｎ Ｍ ＯＳ Ｅ ／ Ｄ構造の出力端子に比べて
寄生負荷容量が少ない。また、駆動トランジスタが縦型
構造のＭＩＳＦＥＴであるのでゲートパターン寸法をリ
ソグラフィー工程における寸法の制約を受けずに決定で
きるため、極微細寸法に設定できる。さらに、溝で囲ま
れた凸領域の４つの側面をすべてチャネルとて利用でき
るため、限られた素子平面面積内においてもチャネル幅
を大きく設定することができる。そのため、負荷駆動力
が向上して非常に高速に動作させることができる。した
がって、本発明の半導体装置は大規模集積回路の高密度
化・高速度化に非常に有効である。また、本発明の製造
方法によれば、このように有効な半導体装置を特殊な工
程を用いることなく容易に製造することができる。
第１図は本発明の半導体装置の一実施例を示す構成図、
第２図はその等価回路図、第３図は本発明の半導体装１
の他の実施例を示す構成図、第４図はその等価回路図、
第５図は本発明の製造方法の一実施例を示す製造工程図
、第６図は本発明の製造方法の他の実施例を示す製造工
程図、第７図および第８図はそれぞれ信号反転機能を有
する従来の半導体装置であるｎ Ｍ ＯＳ Ｅ ／ Ｄ
構造を示す説明図である。 １・・・半導体基板、２・・・縦型ＭＩＳＦＥＴのゲー
ト絶縁膜、３・・・縦型ＭＩＳＦＥＴのゲート電極、４
・・・縦型ＪＦＥＴのゲート電極、５・・・縦型ＪＦＥ
Ｔのドレイン電極、６・・・縦型ＪＦＥＴのソース電極
かつ縦型ＭＩＳＦＥＴのドレイン電極、７・・・縦型Ｍ
ＩＳＦＥＴのソース電極、８・・・溝領域、９゜１０．
１４・・・引き出し電極、１１．１２・・・縦型ＭＩＳ
ＦＥＴのチャネル領域、１３・・・縦型ＪＦＥＴのチャ
ネル領域、１５・・・縦型ＭＩＳＦＥＴ、１６・・・縦
型ＪＦＥＴ。 第３図 第５図 第６図 （Ｃ１） （ｅ）（ｂ）（ｆ
’） （Ｃ）（９）
第２図はその等価回路図、第３図は本発明の半導体装１
の他の実施例を示す構成図、第４図はその等価回路図、
第５図は本発明の製造方法の一実施例を示す製造工程図
、第６図は本発明の製造方法の他の実施例を示す製造工
程図、第７図および第８図はそれぞれ信号反転機能を有
する従来の半導体装置であるｎ Ｍ ＯＳ Ｅ ／ Ｄ
構造を示す説明図である。 １・・・半導体基板、２・・・縦型ＭＩＳＦＥＴのゲー
ト絶縁膜、３・・・縦型ＭＩＳＦＥＴのゲート電極、４
・・・縦型ＪＦＥＴのゲート電極、５・・・縦型ＪＦＥ
Ｔのドレイン電極、６・・・縦型ＪＦＥＴのソース電極
かつ縦型ＭＩＳＦＥＴのドレイン電極、７・・・縦型Ｍ
ＩＳＦＥＴのソース電極、８・・・溝領域、９゜１０．
１４・・・引き出し電極、１１．１２・・・縦型ＭＩＳ
ＦＥＴのチャネル領域、１３・・・縦型ＪＦＥＴのチャ
ネル領域、１５・・・縦型ＭＩＳＦＥＴ、１６・・・縦
型ＪＦＥＴ。 第３図 第５図 第６図 （Ｃ１） （ｅ）（ｂ）（ｆ
’） （Ｃ）（９）
Claims (2)
- （１）第１導電形の半導体領域ａと、半導体領域ａの表
面に形成された高濃度第１導電形の半導体領域ｂと、上
端部において半導体領域ｂの少なくとも一部を取り囲み
底部が半導体領域ａの内部に至る溝と、前記溝の底部の
半導体領域ａに形成された第２導電形の半導体領域ｃと
、前記溝底部に沿って半導体領域ｃ内に形成された半導
体領域ｄと、前記溝の内側面に絶縁膜を介して形成され
た導電層ｅとを有する半導体装置。 - （２）第１導電形の半導体領域ａの主面上に第２導電形
の半導体領域ｂを形成する工程と、半導体領域ｂの表面
から半導体領域ａの内部に至る溝であって半導体領域ｂ
の少なくとも一部を取り囲む平面パターンを持つ溝を形
成する工程と、前記溝内面および前記半導体領域ａの主
面に絶縁層を形成する工程と、前記溝底部の半導体領域
ａ中に第２導電形の半導体領域ｃを形成する工程と、半
導体領域ｃ内に第１導電形の半導体領域ｄを形成する工
程と、前記溝内側面の絶縁層上に導電体層ｅを形成する
工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145001A JPS632368A (ja) | 1986-06-23 | 1986-06-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145001A JPS632368A (ja) | 1986-06-23 | 1986-06-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS632368A true JPS632368A (ja) | 1988-01-07 |
Family
ID=15375155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145001A Pending JPS632368A (ja) | 1986-06-23 | 1986-06-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS632368A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02156664A (ja) * | 1988-12-09 | 1990-06-15 | Toshiba Corp | 半導体装置 |
| LT3534B (en) | 1989-02-20 | 1995-11-27 | Idemitsu Kosan Co | Triazine derivatives, preparation thereof and herbicide containing them |
| LT3908B (en) | 1989-10-12 | 1996-04-25 | Ciba Geigy Ag | Heterocyclic compounds, process for preparing thereof, herbicidal and plant growth controlling preparation, method of weed and plant growth control |
| JP2008186925A (ja) * | 2007-01-29 | 2008-08-14 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート炭化珪素半導体装置とその製造方法 |
| WO2013080679A1 (ja) * | 2011-12-02 | 2013-06-06 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
-
1986
- 1986-06-23 JP JP61145001A patent/JPS632368A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02156664A (ja) * | 1988-12-09 | 1990-06-15 | Toshiba Corp | 半導体装置 |
| LT3534B (en) | 1989-02-20 | 1995-11-27 | Idemitsu Kosan Co | Triazine derivatives, preparation thereof and herbicide containing them |
| LT3908B (en) | 1989-10-12 | 1996-04-25 | Ciba Geigy Ag | Heterocyclic compounds, process for preparing thereof, herbicidal and plant growth controlling preparation, method of weed and plant growth control |
| JP2008186925A (ja) * | 2007-01-29 | 2008-08-14 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート炭化珪素半導体装置とその製造方法 |
| WO2013080679A1 (ja) * | 2011-12-02 | 2013-06-06 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
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