JPS63237574A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPS63237574A JPS63237574A JP7324987A JP7324987A JPS63237574A JP S63237574 A JPS63237574 A JP S63237574A JP 7324987 A JP7324987 A JP 7324987A JP 7324987 A JP7324987 A JP 7324987A JP S63237574 A JPS63237574 A JP S63237574A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は肘Ｓ型半導体装置の製造方法に関する。
絶縁膜上の半導体膜に形成したＭＩＳ型半導体装置、い
わゆるＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ Ｉ
ｎ５ｕｌａｔｏｒ）構造のＭＩＳ型半導体装置は従来の
ＭＩＳ型半導体装置に比較して接合容量が小さく、素子
分離が完全かつ簡便であることから高速の大規模集積回
路（ＬＳＩ）に適した半導体装置であるといわれる。
わゆるＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ Ｉ
ｎ５ｕｌａｔｏｒ）構造のＭＩＳ型半導体装置は従来の
ＭＩＳ型半導体装置に比較して接合容量が小さく、素子
分離が完全かつ簡便であることから高速の大規模集積回
路（ＬＳＩ）に適した半導体装置であるといわれる。
従来、ＳＯＩ構造のＭＩＳ型半導体装置の製造工程にお
いて、その素子分離法の一つに絶縁体上の半導体膜のう
ち不要な部分をすべて除去し半導体膜をアイランド状に
形成する工程がある。例えばニス・デー・ニス マルヒ
（Ｓ、Ｄ、Ｓ、Ｍａｌｈｉ）らは１９８２シンポジウム
オン ブイ・エル・ニス・アイ チクノロシイ ダイ
ジェスト オン テクニカル ペーパーズ（１９８２Ｓ
ｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏ
ｇｅｙＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａ
ｐｅｒｓ）、１０７ページにこの方法（アイランド法）
を報告している。第２図（ａ）はこのアイランド法で素
子分離を行ったＳＯＩ構造のＭＩＳ型半導体装置の模式
的断面図である。第２図（１１）は第２図（ａ）のＢ−
８面の切断面である。図中１はシリコン基板、２はＳｉ
Ｏ□膜、７はゲートＳｉＯ□膜、８はゲート電極、９は
シリコン膜中のソース・ドレイン拡散層、１０は第１の
チャネル領域、１１は第２のチャネル領域である。
いて、その素子分離法の一つに絶縁体上の半導体膜のう
ち不要な部分をすべて除去し半導体膜をアイランド状に
形成する工程がある。例えばニス・デー・ニス マルヒ
（Ｓ、Ｄ、Ｓ、Ｍａｌｈｉ）らは１９８２シンポジウム
オン ブイ・エル・ニス・アイ チクノロシイ ダイ
ジェスト オン テクニカル ペーパーズ（１９８２Ｓ
ｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏ
ｇｅｙＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａ
ｐｅｒｓ）、１０７ページにこの方法（アイランド法）
を報告している。第２図（ａ）はこのアイランド法で素
子分離を行ったＳＯＩ構造のＭＩＳ型半導体装置の模式
的断面図である。第２図（１１）は第２図（ａ）のＢ−
８面の切断面である。図中１はシリコン基板、２はＳｉ
Ｏ□膜、７はゲートＳｉＯ□膜、８はゲート電極、９は
シリコン膜中のソース・ドレイン拡散層、１０は第１の
チャネル領域、１１は第２のチャネル領域である。
しかしアイランド法で素子分離を行ったＳＯ■構造のＭ
ＩＳ型半導体装置の場合、第２図（ｂ）に示すようにシ
リコン膜上の通常の第１のチャネル領域１０の他にＳｉ
膜の側壁に第２のチャネル領域１１が形成される。この
チャネル領域１１は、チャネル領域１０の第１のＭＩＳ
型半導体装置に対し並列に結合した第２のＭＩＳ型半導
体装置のチャネル領域と考えられる。従って第１のチャ
ネル領域１０と同様に第２のチャネル領域１１において
もソースとドレイン間に電流が流れはじめるゲート電極
７への印加電圧（しきい値電圧、 Ｖｔ）が存在する。
ＩＳ型半導体装置の場合、第２図（ｂ）に示すようにシ
リコン膜上の通常の第１のチャネル領域１０の他にＳｉ
膜の側壁に第２のチャネル領域１１が形成される。この
チャネル領域１１は、チャネル領域１０の第１のＭＩＳ
型半導体装置に対し並列に結合した第２のＭＩＳ型半導
体装置のチャネル領域と考えられる。従って第１のチャ
ネル領域１０と同様に第２のチャネル領域１１において
もソースとドレイン間に電流が流れはじめるゲート電極
７への印加電圧（しきい値電圧、 Ｖｔ）が存在する。
このため、第１のＭＩＳ型半導体装置の１Ｖｔｉと第２
のＭＩＳ型半導体装置の１ｖｔｔｌとの関係がｌｖｔ、
Ｌ＜ｌＶｔ工１ となった場合、ＭＩＳ型半導体装置／
ＳＯＩのＶｔは第２のＭＩＳ型半導体装置のＶｔ２に博
しくなる。しかしながら、一般にＶｔはゲート膜厚、チ
ャネル領域の不純物濃度や結晶性に依存し、これらの制
御が難しい第２のＭＩＳ型半導体装置においてはＶｔ２
を制御することは非常に難しい。それゆえＩＶｔ、Ｉ＜
ｌｖｔ工１の場合ＭＩＳ型半導体装置／ＳＯＩのＶｔは
、作製の目的である第１のＭＩＳ型半導体装置のＶｔ□
より低下し、またばらつきも増大する。
のＭＩＳ型半導体装置の１ｖｔｔｌとの関係がｌｖｔ、
Ｌ＜ｌＶｔ工１ となった場合、ＭＩＳ型半導体装置／
ＳＯＩのＶｔは第２のＭＩＳ型半導体装置のＶｔ２に博
しくなる。しかしながら、一般にＶｔはゲート膜厚、チ
ャネル領域の不純物濃度や結晶性に依存し、これらの制
御が難しい第２のＭＩＳ型半導体装置においてはＶｔ２
を制御することは非常に難しい。それゆえＩＶｔ、Ｉ＜
ｌｖｔ工１の場合ＭＩＳ型半導体装置／ＳＯＩのＶｔは
、作製の目的である第１のＭＩＳ型半導体装置のＶｔ□
より低下し、またばらつきも増大する。
本発明の目的は上述した従来の問題点を解決したＳＯＩ
構造のＭＩＳ型半導体装置の製造方法を提供することに
ある。
構造のＭＩＳ型半導体装置の製造方法を提供することに
ある。
本発明の要旨とするところは、絶縁体基板上のＭＩＳ型
半導体装置の製造工程における素子領域の分離工程で絶
縁体基板上の第１の半導体膜上にＳｉ、 Ｎ４膜を形成
し、次いでフォトレジスト膜の露光。
半導体装置の製造工程における素子領域の分離工程で絶
縁体基板上の第１の半導体膜上にＳｉ、 Ｎ４膜を形成
し、次いでフォトレジスト膜の露光。
現像工程により素子領域に対応するフォトレジストパタ
ーンを゛形成した後、これをマスクとして前記Ｓｉ３Ｎ
４膜と半導体膜をエツチングし、次いで前記フォトレジ
スト膜を剥離した後、第１導電型のをエツチングして少
なくとも前記第１の半導体膜の側壁に前記第２の半導体
膜を残し、次いで前記第１の半導体膜上のＳｉ、 Ｎ４
膜をエツチング除去することを特徴とするＭＩＳ型半導
体装置の製造方法である。
ーンを゛形成した後、これをマスクとして前記Ｓｉ３Ｎ
４膜と半導体膜をエツチングし、次いで前記フォトレジ
スト膜を剥離した後、第１導電型のをエツチングして少
なくとも前記第１の半導体膜の側壁に前記第２の半導体
膜を残し、次いで前記第１の半導体膜上のＳｉ、 Ｎ４
膜をエツチング除去することを特徴とするＭＩＳ型半導
体装置の製造方法である。
一般にＭＩＳ型半導体装置のしきい値電圧ＶｔはＳｉ−
５ｉｎ２界面の界面準位が小さいとすると。
５ｉｎ２界面の界面準位が小さいとすると。
ここでＶＦＲはフラットバンド電圧、ＶＢはＳｉのフェ
ルミ準位、 Ｋｓ、 Ｋｉはそれぞれシリコン、シリコ
ン酸化膜の比誘電率、ε。は誘電率、ｑは電子の電荷量
３Ｎ＾は単位体積あたりのアクセプタ不純物の密度、Ｃ
１はゲート酸化膜の単位面積あたりの、キャパシタンス
、ｄはゲート酸化膜厚である。
ルミ準位、 Ｋｓ、 Ｋｉはそれぞれシリコン、シリコ
ン酸化膜の比誘電率、ε。は誘電率、ｑは電子の電荷量
３Ｎ＾は単位体積あたりのアクセプタ不純物の密度、Ｃ
１はゲート酸化膜の単位面積あたりの、キャパシタンス
、ｄはゲート酸化膜厚である。
上記の式より判るようにＭＩＳ型半導体装置のし濃度の
平方根に比例して大きくなる。本発明の素子領域の分離
方法は素子領域の側壁のみに基板不純物と同じ不純物を
高濃度に含んだ半導体膜を形成することに特徴がある。
平方根に比例して大きくなる。本発明の素子領域の分離
方法は素子領域の側壁のみに基板不純物と同じ不純物を
高濃度に含んだ半導体膜を形成することに特徴がある。
従って本発明によれば第２図（ｂ）に示したような最終
的に形成されたＭＩＳ型半導体装置において第２のチャ
ネル領域１１のトランジスタのＶｔを第１のチャネル領
域のトランジスタのＶｔより大きくすることができる。
的に形成されたＭＩＳ型半導体装置において第２のチャ
ネル領域１１のトランジスタのＶｔを第１のチャネル領
域のトランジスタのＶｔより大きくすることができる。
以下に本発明の実施例を示す。
本発明の製造方法についてシリコン基板上のＳｉｏｗｌ
上のシリコン膜に形成するｎチャネルのＭＯＳ（Ｍｅｔ
ａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型半
導体装置の実施例に基づき説明する。
上のシリコン膜に形成するｎチャネルのＭＯＳ（Ｍｅｔ
ａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型半
導体装置の実施例に基づき説明する。
第１図（ａ）〜（ｅ）は本製造方法の主要工程を示した
模式的断面図である。図中、１はシリコン基板、２は５
ｉｎ２膜、３はシリコン膜、４は５ｉ３Ｎ４１良、５は
フォトレジスト膜、６はボロンを拡散したポリシリコン
膜、７はゲート５ｉ０２［、８はゲートＮ、極である。
模式的断面図である。図中、１はシリコン基板、２は５
ｉｎ２膜、３はシリコン膜、４は５ｉ３Ｎ４１良、５は
フォトレジスト膜、６はボロンを拡散したポリシリコン
膜、７はゲート５ｉ０２［、８はゲートＮ、極である。
まず第１図（ａ）に示すように、シリコン基板１に積層
されたシリコン膜３上にＳｉｉ Ｎ４膜４を形成した後
フォトレジスト膜５を塗布し１通常の露光、現像工程に
より素子領域に対応するフォトレジスト膜パターンを形
成する。ここで５ｉｎ２ｖ４２ 、 Ｓｉ。
されたシリコン膜３上にＳｉｉ Ｎ４膜４を形成した後
フォトレジスト膜５を塗布し１通常の露光、現像工程に
より素子領域に対応するフォトレジスト膜パターンを形
成する。ここで５ｉｎ２ｖ４２ 、 Ｓｉ。
Ｎ４膜４はＣＶＯ法により各々５ｏｏｏ人、１０００人
形成する。またシリコン膜３はＣＶＤ法により５０００
人形成し、これをレーザアニールで単結晶化する。また
フォトレジスト膜５の膜厚は１．０ｕＩｎである。
形成する。またシリコン膜３はＣＶＤ法により５０００
人形成し、これをレーザアニールで単結晶化する。また
フォトレジスト膜５の膜厚は１．０ｕＩｎである。
次に第１図（ｂ）に示すように、前記フォトレジスト膜
５をマスクに下層のＳｉ、 Ｎ４膜４とシリコン膜３と
をエツチングする。ここでエツチングはＣＦ４ガスによ
るドライエツチングを用いる。
５をマスクに下層のＳｉ、 Ｎ４膜４とシリコン膜３と
をエツチングする。ここでエツチングはＣＦ４ガスによ
るドライエツチングを用いる。
次に第１図（ｃ）に示すように、前記フォトレジスト膜
５を剥離した後、表面にボロンを拡散したポリシリコン
膜６を形成する。ここでポリシリコン膜６はＣＶＤ法に
よりノンドープのポリシリコン膜を５０００人形成した
のちボロンをシート抵抗として２０Ω／口まで拡散する
。またＳＬ、 Ｎ、膜４はボロン等の不純物が素子領域
の上部に拡散するのを防ぐマスクの役割を果たす。
５を剥離した後、表面にボロンを拡散したポリシリコン
膜６を形成する。ここでポリシリコン膜６はＣＶＤ法に
よりノンドープのポリシリコン膜を５０００人形成した
のちボロンをシート抵抗として２０Ω／口まで拡散する
。またＳＬ、 Ｎ、膜４はボロン等の不純物が素子領域
の上部に拡散するのを防ぐマスクの役割を果たす。
次に第１図（Ｊ）に示すように、表面の前記ポリシリコ
ン膜６をエツチングして前記シリコン膜３の側壁のみに
ボロンを高濃度に拡散したポリシリコン膜６を残す。こ
こでポリシリコン膜６のエツチングには基板に垂直な方
向がエツチングされるＣＦ４ガスによるドライエツチン
グを用いる。
ン膜６をエツチングして前記シリコン膜３の側壁のみに
ボロンを高濃度に拡散したポリシリコン膜６を残す。こ
こでポリシリコン膜６のエツチングには基板に垂直な方
向がエツチングされるＣＦ４ガスによるドライエツチン
グを用いる。
最後に第１図（ｅ）に示すように、前記Ｓｉ、 Ｎ４膜
４をエツチング除去した後、ゲートＳｉＯ□膜７とゲー
ト電極８のパターンを形成する。ここでゲートＳｉＯ□
膜７は熱酸化で４００人形成する。またゲート電極８は
ポリシリコン電極であり、ＣＶＤ法で５０００人形成し
た後フォトレジスト膜による露光、現像工程とフォトレ
ジスト膜をマスクに用いたエツチング工程によりパター
ンニングする。
４をエツチング除去した後、ゲートＳｉＯ□膜７とゲー
ト電極８のパターンを形成する。ここでゲートＳｉＯ□
膜７は熱酸化で４００人形成する。またゲート電極８は
ポリシリコン電極であり、ＣＶＤ法で５０００人形成し
た後フォトレジスト膜による露光、現像工程とフォトレ
ジスト膜をマスクに用いたエツチング工程によりパター
ンニングする。
以上のようにＳＯＩ構造のＭＯ５型半導体装置の素子領
域の側壁のみにボロンを高濃度に拡散したポリシリコン
膜６を形成し、それによって第２図（ｂ）にネル領域の
トランジスタのＶｔより大きくして側壁のトランジスタ
の影響を除去する。このようにして側壁のトランジスタ
によるＶｔの低下やばらつきの増大、またリーク電流の
増大等の問題点は解決される。また本発明は素子領域の
側壁にポリシリコン膜６を形成することによって、素子
領域の段差が緩和されるためアルミ配線層等の断線の低
減にも効果的である。
域の側壁のみにボロンを高濃度に拡散したポリシリコン
膜６を形成し、それによって第２図（ｂ）にネル領域の
トランジスタのＶｔより大きくして側壁のトランジスタ
の影響を除去する。このようにして側壁のトランジスタ
によるＶｔの低下やばらつきの増大、またリーク電流の
増大等の問題点は解決される。また本発明は素子領域の
側壁にポリシリコン膜６を形成することによって、素子
領域の段差が緩和されるためアルミ配線層等の断線の低
減にも効果的である。
尚５以上実施例では、シリコン基板上にＳｉＯ□膜とシ
リコン膜を形成したＳＯＩ構造のｎチャネルＭＯ５型半
導体装置を例に本発明を説明したが他のＳＯＩ構造のＭ
ＩＳ型半導体装置にも適用できるのは明らかである。従
ってＳＯＩ構造の基板は石芙Ｊル板等の他の絶縁基板上
に半導体膜を形成したＳＯＩ構造の基板でもよい。また
ＳＬ３Ｎ４膜はＣＶＤ法により形成したが熱窒化膜でも
よい。またＳＬ、 Ｎ４膜とシリコン膜のエツチングに
ＣＦ４ガスによるドライエツチングを用いたが、他のエ
ツチング方法でもよい。また素子領域の側壁に残す半導
体膜にボロンを拡散したポリシリコン膜を用いたが、ｎ
チャネルの場合他のｐ形不純物を拡散した半導体膜また
ｐチャネルの場合リン等のｎ形不純物を拡散した半導体
膜でよい。またボロンを拡散したポリシリコンのエツチ
ングにＣＦ４ガスによるドライエツチングを用いたが、
他の基板に垂直な方向がエツチングされるエツチング方
法でよい。
リコン膜を形成したＳＯＩ構造のｎチャネルＭＯ５型半
導体装置を例に本発明を説明したが他のＳＯＩ構造のＭ
ＩＳ型半導体装置にも適用できるのは明らかである。従
ってＳＯＩ構造の基板は石芙Ｊル板等の他の絶縁基板上
に半導体膜を形成したＳＯＩ構造の基板でもよい。また
ＳＬ３Ｎ４膜はＣＶＤ法により形成したが熱窒化膜でも
よい。またＳＬ、 Ｎ４膜とシリコン膜のエツチングに
ＣＦ４ガスによるドライエツチングを用いたが、他のエ
ツチング方法でもよい。また素子領域の側壁に残す半導
体膜にボロンを拡散したポリシリコン膜を用いたが、ｎ
チャネルの場合他のｐ形不純物を拡散した半導体膜また
ｐチャネルの場合リン等のｎ形不純物を拡散した半導体
膜でよい。またボロンを拡散したポリシリコンのエツチ
ングにＣＦ４ガスによるドライエツチングを用いたが、
他の基板に垂直な方向がエツチングされるエツチング方
法でよい。
以上説明したように、本発明によればＳＯＩ構造のＭＩ
Ｓ型半導体装置において、素子領域の側壁に対応するト
ランジスタのｖｔｔ！：素子領域の上部のトランジスタ
のＶｔより大きくすることができ、ばらつきがなく、ま
た本発明によれば素子領域の側壁に半導体膜を形成する
ことによって素子領域の段差を緩和することができる効
果を有する。
Ｓ型半導体装置において、素子領域の側壁に対応するト
ランジスタのｖｔｔ！：素子領域の上部のトランジスタ
のＶｔより大きくすることができ、ばらつきがなく、ま
た本発明によれば素子領域の側壁に半導体膜を形成する
ことによって素子領域の段差を緩和することができる効
果を有する。
第１図（ａ） 、 （ｂ） 、 （ｃ） 、 （ｄ）
、 （ｅ）は本発明の一実施例を説明するために工程順
を示したＳＯＩ構造のｎチャネルＭＯ５型半導体装置の
模式的断面図、第２図（ａ）は従来のＳＯＩ構造のＭＩ
Ｓ型半導体装置の模式的断面図。 （ｂ）は（ａ）のＢ−Ｂ線断面図である。 １・・・シリコン基板 ２・・・Ｓｉｎ、膜３・
・・シリコン膜 ４・・・５ｉｉＮ４膜５・・
・フォトレジスト膜
、 （ｅ）は本発明の一実施例を説明するために工程順
を示したＳＯＩ構造のｎチャネルＭＯ５型半導体装置の
模式的断面図、第２図（ａ）は従来のＳＯＩ構造のＭＩ
Ｓ型半導体装置の模式的断面図。 （ｂ）は（ａ）のＢ−Ｂ線断面図である。 １・・・シリコン基板 ２・・・Ｓｉｎ、膜３・
・・シリコン膜 ４・・・５ｉｉＮ４膜５・・
・フォトレジスト膜
Claims (1)
- （１）絶縁体基板上のＭＩＳ型半導体装置の製造工程に
おける素子領域の分離工程で絶縁体基板上の第１の半導
体膜上にＳｉ＿３Ｎ＿４膜を形成し、次いでフォトレジ
スト膜の露光、現像工程により素子領域に対応するフォ
トレジストパターンを形成した後、これをマスクとして
前記Ｓｉ＿３Ｎ＿４膜と半導体膜をエッチングし、次い
で前記フォトレジスト膜を剥離した後、第１導電型の不
純物を拡散して第２の半導体膜を形成し、これをエッチ
ングして少なくとも前記第１の半導体膜の側壁に前記第
２の半導体膜を残し、次いで前記第１の半導体膜上のＳ
ｉ＿３Ｎ＿４膜をエッチング除去することを特徴とする
ＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7324987A JPS63237574A (ja) | 1987-03-26 | 1987-03-26 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7324987A JPS63237574A (ja) | 1987-03-26 | 1987-03-26 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63237574A true JPS63237574A (ja) | 1988-10-04 |
Family
ID=13512716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7324987A Pending JPS63237574A (ja) | 1987-03-26 | 1987-03-26 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006324688A (ja) * | 1994-06-03 | 2006-11-30 | At & T Corp | 多層ウエハ用ゲッタ及びその作製法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286088A (en) * | 1976-01-13 | 1977-07-16 | Agency Of Ind Science & Technol | Manufacture of semiconductor device |
| JPS58184759A (ja) * | 1982-04-23 | 1983-10-28 | Toshiba Corp | 半導体装置の製造方法 |
-
1987
- 1987-03-26 JP JP7324987A patent/JPS63237574A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286088A (en) * | 1976-01-13 | 1977-07-16 | Agency Of Ind Science & Technol | Manufacture of semiconductor device |
| JPS58184759A (ja) * | 1982-04-23 | 1983-10-28 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006324688A (ja) * | 1994-06-03 | 2006-11-30 | At & T Corp | 多層ウエハ用ゲッタ及びその作製法 |
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