JPS63240130A

JPS63240130A - 同期型カウンタ

Info

Publication number: JPS63240130A
Application number: JP62071503A
Authority: JP
Inventors: Masaru Ueda; 勝植田; Nobuaki Kitamura; 暢章北村
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1987-03-27
Filing date: 1987-03-27
Publication date: 1988-10-05
Anticipated expiration: 2012-05-28
Also published as: JP2615040B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はカウンタさらには同期型カウンタに関し、例え
ばディジタル・フェーズ・ロックド・ループ回路に適用
して有効な技術に関するものである。

〔従来技術〕

ＦＭ復調回路、ＡＭ検検波回路１相相波数同期化回路、
又は周波数変換回路などには周波数帰還回路としての機
能を有するディジタル・フェーズ・ロックド・ループ回
路を利用することができる。

このディジタル・フェーズ・ロックド・ループ回路は１
例えば、昭和６０年１２月２５日オーム社発行の「マイ
クロコンピュータハンドブック」Ｐ２Ｏ及びＰ８１に記
載されているように１位相制御カウンタのカウント出力
と入力信号との位相を位相比較回路で比較し、その比較
結果に相違がある場合には、上記位相比較回路はその位
相の違いの方向と大きさに呼応するデータを出力して、
その位相制御カウンタの出力位相を制御するようになっ
ている。

ところで、ディジタル・フェーズ・ロックド・ループ回
路に適用される位相制御カウンタは、初段から最終前段
までの各フリップフロップ回路の出力情報によって入力
クロック信号に対する各段の計数動作を決定する形式の
同期型カウンタを主体とするものであるが、位相制御の
性質上、そのカウントアツプ値を適宜変更して出力位相
を制御可能であることが必要とされる。

このような出力位相制御方式としては、マルチプレクサ
によって所望のフリップフロップ回路の出力を選択する
ようにすることができる。

〔発明が解決しようとする問題点〕

しかしながら、マルチプレクサによって所望のフリップ
フロップ回路の出力を選択するように構成すると、マル
チプレクサによる選択動作の分だけ位相＃御動作が遅延
すると共に、そのマルチプレクサによって位相制御カウ
ンタの回路規模もしくは論理構成が大型化してしまうと
いう問題、截があった。

本発明の目的は、カウントアツプ値を簡単な構成によっ
て制御することができると共に、計数動作の高速化を図
ることができる同期型カウンタを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、前段までの各フリップフロップ回路の出力情
報によって入力クロック信号に対する計数動作を決定す
る形式の同期型カウンタにおいて。

カウントアツプ値を、２ビットの制御信号に基づいて０
、＋１、＋２に制御するカウントアツプ値制御用ゲート
手段を設けたものである。

〔作　用〕

上記した手段によれば、カウントアツプ値を０゜＋１．
＋２の３態様に制御可能なゲート手段の論理構成及びゲ
ート段数は比較的小規模に構成可能であることにより、
カウントアツプ値を制御する構成の簡素化と、計数動作
の高速化とを達成するものである。

〔実　施　例〕

第１図は本発明に係る同期型カウンタの一実施例を示す
ブロック図である。同図に示される同期型カウンタは、
特に制限されないが、入力信号からクロック信号を抽出
するために利用されるディジタル・ラエーズ・ロックド
・ループ（以下端にＤＰＬＬとも記す）回路の位相制御
カウンタに適用されるものである。

ＤＰＬＬ回路は、位相制御カウンタ１の出力ＭＳＢ（最
上位カウント値信号）及びＣＲＴ　（計数動作のオーバ
ーフローに呼応する桁上げ信号）と。

エツジ検出回路２で検出された入力信号Ｄｉｎのエツジ
検出信号ＥＤＧとに基づいて１位相制御カウンタ１のカ
ウント出力と入力信号Ｄｉｎにおけるエツジ検出位置と
の位相を位相比較回路３で比較し、その比較結果に基づ
いて上記位相制御カウンタ１によるカウントアツプ値を
２ビットの位相制御信号Ｂ１及びＢ２で制御して、当該
位相制御カウンタ１の出力位相を制御する。

上記位相制御カウンタ１は、そのカウントビット数が切
り換え設定可能とされ、特に制限されないが、プログラ
マブルに設定可能な最大カウントビット数に呼応する数
のフリップフロップ回路を持つ同期型カウンタを主体と
して、前段の出力に代えて後段の各フリップフロップ回
路に強制的にキャリーを伝達可能なカウント数制御用ゲ
ート手段（第２図におけるノアゲート回路Ｎ０Ｒ２及び
Ｎ０Ｒ３）を設けて成り、２ビットの選択制御信号Ｓ１
及びＢ２によって、３ビット、４ビット、又は５ビット
のカウンタとして選択的に機能し得るようになっている
。したがって１例えば、８カウントのときは最大転送速
度が３．６Ｍｂｐｓ、１６カウントのときは最大転送速
度が１．８Ｍｂｐｓ、３２カウントのときは最大転送速
度が０゜９　Ｍ　ｂ　ｐ　ｓとされるような周波数のク
ロック信号ＣＬＫが選択的に位相制御カウンタ１に供給
されることになる。

上記位相比較回路３は、位相制御カウンタ１から出力さ
れる最上位カウント値信号ＭＳＢとエツジ検出回路２か
ら出力されるエツジ検出信号ＥＤＧとを比較して位相の
ずれの方向を示す方向指示信号Ｕ／Ｄと、位相制御カウ
ンタ１から出力される桁上げ信号ＣＲＹとエツジ検出信
号ＥＤＧとを比較して位相の一致を示すイネーブル信号
ＥＮとを出力する。

第１図において４は、上記位相比較回路３で比較された
結果に基づく位相のずれの度合いが、プログラマブルに
設定されたしきい値を超えたときに位相制御カウンタ１
に対する位相制御を実施する引き込み時間制御回路であ
る。この引き込み時間制御回路４は、位相比較回路３か
ら出力される上記方向指示信号Ｕ／Ｄとイネーブル信号
ＥＮとに基づいて、位相のずれの度合いを双方向に計数
する４ビット双方向カウンタ５を備える。４ビット双方
向カウンタ５は、その１ビットが符号ビットとされ、残
り３ビットで８カウントを行い、補数表示でＯを中心に
７乃至−８までの数を実質的に採り得るカウンタとされ
る。上記方向指示信号Ｕ／Ｄがロウレベルにされたとき
、４ビット双方向カウンタ５は実質的に１が加算され、
それがハイレベルにされたときは実質的に１が減算され
。

また、イネーブル信号ＥＮがハイレベルにされたときは
４ビット双方向カウンタ５による加減算処理が停止され
る。

６は上記位相制御カウンタ１に対する位相制御のための
しきい値を、上記４ビット双方向カウンタ５によるカウ
ント範囲に呼応してプログラマブルに設定可能なしきい
値設定レジスタである。７は、上記しきい値設定レジス
タ６に設定されたしきい値Ｄｔｈと上記４ビット双方向
カウンタ５のカウント出力Ｄｃｏｕｎｔとを比較し、そ
の比較結果状態に呼応した２ビットの上記位相制御信号
Ｂ１及びＢ２を出力する比較制御回路である。比較制御
回路７による比較判別は、４ビット双方向カウンタ５の
出力Ｄｃｏｕｎｔが＋側しきい値に一致するか（位相制
御カウンタ１の位相が入力４８号Ｄｉｎの位相よりも進
んでいるか）、−側しきい値に一致するか（位相制御カ
ウンタ１の位相が入力信号Ｄｉｎの位相よりも遅れてい
るか）、０に一致するか（位相制御カウンタ１め位相が
入力信号Ｄｉｎの位相に合っているか）の３態様とされ
る。尚、位相比較回路３で位相の一致が検出されたとき
、又は上記比較制御回路７で４ビット双方向カウンタ５
によるカウント値ｒＯＪが検出されたとき、オア回路Ｏ
Ｒを介して４ビット双方向カウンタ５はリセットされる
ようになっている。

上記位相制御カウンタ１は、例えば第２図に示されるよ
うに、５段のＤ型フリップフロップＦＦ１乃至ＦＦ５を
有するキャリー先見加算回路形式の同期型カウンタを主
体とするが、まず、カウントアツプ値を上記２ビットの
位相制御信号Ｂ１及びＢ２で制御して、当該位相制御カ
ウンタ１の位相を制御可能とするために、カウントアツ
プ値制御用ゲート手段として、イクスクルッシブオア回
路ＥＯＲ１，イクスクルッシブノア回路ＥＮＯＲ、ノア
回路Ｎ０Ｒ１、及びアンド回路ＡＮＤが設けられている
。更に、２ビットの選択制御信号Ｓ１及びＢ２によって
１位相制御カウンタ１を３ビット、４ビット、又はＳビ
ットのカウンタとして選択的に機能し得るようにするた
めに、前段の出力に代えて後段の各フリップフロップ回
路に強制的にキャリーを伝達可能なカウントビット数制
御用ゲート手段として、フリップフロップ回路ＦＦ２の
出力信号伝達経路にノア回路Ｎ０Ｒ２が設けられると共
に、フリップフロップ回路ＦＦ３の出力信号伝達経路に
ノアゲート回路ＮＯＲ３が設けられ、更に、ノア回路Ｎ
０Ｒ４，インバータ回路工Ｖ、及びイクスクルッシブオ
７回路ＥＯＲ２が設けられている。

位相制御カウンタ１を５ビットカウンタとしたときの主
な論理式は、位相制御信号Ｂ２＝０とＢ１＝０とに場合
分けすると、次式によって夫々与えられる。

［Ｂ２＝Ｏのとき］Ｃ１＝Ａ１番８１［Ｂ１＝Ｏのとき］Ｃ１＝Ａ１・Ｂ１＝０Ｃ２＝８２＋Ａ２上記各式からも明らかなように、位相制御カウンタ１は
、位相制御信号が８１＝８２＝Ｏのときカウントアツプ
値は０とされ（入力信号Ｄｉｎの位相に対して位相制御
カウンタ１の位相が速いときの処理であり、それによっ
て位相を遅らせる）、また１位相制御信号が８１＝１及
びＢ２＝０のときカウントアツプ値は＋１とされ（入力
信号Ｄｉｎの位相に対して位相制御カウンタ１の位相が
合っているときの処理であり、通常のカウンタ動作であ
る）、更に１位相制御信号が８１＝０及びＢ２＝１のと
きカウントアツプ値は＋２とされる（入力信号Ｄｉｎの
位相に対して位相制御カウンタ１の位相が遅いときの処
理であり、それによって位相を進ませる）。

位相制御カウンタ１を３ビットカウンタとするときは、
上記選択制御信号５Ｌ＝１，５２＝Ｏとする０位相制御
カウンタ１を４ビットカウンタとするときは、上記選択
制御信号５１＝Ｏ，５２＝１とする０位相制御カウンタ
１を５ビットカウンタとするときは、上記選択制御信号
５１＝Ｏ，５２＝０（又は５１＝１，５２＝１）とする
。

尚、本実施例においては、特に制限されないが、入力信
号Ｄｉｎの位相に対して所定周期ずれたクロック信号と
してのストローブパルス信号５ＴＲＢを抽出するため、
ストローブパルス合成回路８が設けられている。ストロ
ーブパルス合成回路８の入力はフリップフロップＦＦ４
及びＦＦ５の入力信号とされている。

次に上記実施例の動作を説明する。

ＤＰＬＬ回路において所望の位相制御の荒さもしくは位
相制御のための最大動作速度に応じて。

上記選択制御信号Ｓ１及びＳ２のレベルを決定する。そ
れに応じて入力信号Ｄｉｎの周波数との関係において所
定のサンプリングレートを得るためのクロックＣＬＫ周
波数を決定する。例えば１位相制御カウンタ１を３ビッ
トカウンタとするときは、上記選択制御信号５１＝１，
５２＝Ｏとする。

位相制御カウンタ１を４ビットカウンタとするときは、
上記選択制御信号５ｌ＝Ｏ，５２＝１とする。位相制御
カウンタ１を５ビットカウンタとするときは、上記選択
制御信号５Ｌ＝Ｏ，５２＝０（又は５１＝１，５２＝１
）とする、そして、３ビットカウンタのときは最大転送
速度が３．６Ｍｂｐｓ、４ビットカウンタのときは最大
転送速度が１．８Ｍｂｐｓ、５ビットカウンタのときは
最大転送速度が０．９Ｍｂｐｓとされるような周波数の
クロック信号ＣＬＫが選択的に位相制御カウンタ１に供
給されることになる。

位相制御に際しての位相制御カウンタ１の動作安定性ひ
いては位相制御の動作安定性の要求に応じて、しきい値
設定レジスタ６にデータを初期設定して、位相の合わせ
込みの為の引き込み時間をプログラマブルに設定する。

０を中心に７乃至−８までの数を実質的に採り得る４ビ
ット双方向カウンタ５を備える引き込み時間制御回路４
においては、そのカウント範囲でしきい値設定レジスタ
６にデータを初期設定することができ１例えば。

しきい値を±３−とするデータが初期設定される。

入力信号Ｄｉｎがエツジ検出回路２に供給されると、そ
れに呼応してエツジ検出信号ＥＤＧが位相比較回路３に
供給される。位相比較回路３は、位相制御カウンタ１か
ら出力される最上位カウント値信号ＭＳＢとエツジ検出
信号ＥＤＧのエツジ位置とを比較して位相遅い速い即ち
位相のずれの出方向を示す方向指示信号Ｕ／Ｄと、位相
制御カウンタ１から出力される桁上げ信号ＣＲＴとエツ
ジ検出信号ＥＤＧにおけるエツジ位置とを比較して位相
の一致を示すイネーブル信号ＥＮとを出力する。

４ビット双方向カウンタ５は、所定のサンプリング周期
にしたがって、上記方向指示信号Ｕ／Ｄがロウレベルに
されたときには実質的に１を加算し、それがハイレベル
にされたときは実質的に１を減算し、また、イネーブル
信号ＥＮがハイレベルにされたときは加減算処理を停止
し、その加算出力Ｄｃｏｕｎｔを比較制御回路７に供給
する。

比較制御回路７は、上記しきい値設定レジスタ６に設定
されたしきい値Ｄｔｈ　（例えば＋３）と加算出力Ｄｃ
ｏｕｎｔとを比較し、その比較結果状態に呼応した２ビ
ットの上記位相制御信号Ｂ１及びＢ２を出力する。即ち
、位相制御カウンタ１の位相が入力信号Ｄｉｎの位相よ
りも進むことに呼応して、加算出力Ｄｃｏｕｎｔが＋側
しきい値（＋３）に一致した場合、位相制御信号はＢ１
＝Ｂ　２＝Ｏとされ、それによって、そのときの位相制
御カウンタ１によるカウントアツプ値は０とされて、そ
のカウンタ出力の位相が１クロック周期分遅延される。

また、位相制御カウンタ１の位相が入力信号Ｄｉｎの位
相よりも遅れていることに呼応して、加算出力Ｄｃｏｕ
ｎｔが一側しきい値（−３）に一致した場合、位相制御
信号はＢ１＝０及びＢ２＝１とされ、それによって、そ
のときのカウントアツプ値は＋２とされて、そのカウン
タ出力の位相が１クロック周期分早められる。また、位
相制御カウンタ１の位相が入力信号Ｄｉｎの位相に合う
ていることに呼応して、加算出力Ｄｃｏｕｎｔが０にさ
れたときは１位相制御信号はＢ１＝１及びＢ２＝０とさ
れ、それによって、そのときのカウントアツプ値は＋１
とされて、そのカウンタ出力の位相はそのままとされる
。斯る位相制御動作によって入力信号Ｄｉｎの位相に対
して位相制御カウンタ１の出力位相が合うと、４ビット
双方向カウンタ５はリセットされる。

上記実施例によれば以下の作用効果を得るものである。

（１）位相制御カウンタ１は、アンドゲートＡＮＤ及び
ノアゲートＮ０Ｒ１を介して供給される２ビットの位相
制御信号Ｂ１及びＢ２により、カウントアツプ値を、０
、＋１、＋２の３種類にしてカウンタ出力の位相制御を
行うようにしたものであり、例えば１位相制御信号が８
１＝Ｏ，Ｂ２＝Ｏのときは最上位カウント値信号ＭＳＢ
及び計数動作のオーバーフローに呼応する桁上げ信号Ｃ
ＲＹを初期状態に維持させてカウントアツプ値を実質的
に０とし、また１位相制御信号が８１＝１゜Ｂ２＝０の
ときはカウントアツプ値を「＋１」として通常のカウン
ト動作を実行させ、更に５位相制御信号が８１＝Ｏ，Ｂ
２＝１のときは初段のフリップフロップＦＦＩを強制的
にカウント動作させたと同じ状態を達成して、カウント
アツプ値を「＋２Ｊとする。したがって、その制御のた
めに特別に設けるべきゲート回路をも含め、最大ゲー＝
　　ト段数を４段とすることができることによって、計
数動作の高速化を達成することができると共に。

当該位相制御カウンタの構成トランジスタ数を減少させ
ることができることによって、位相制御カウンタ１さら
にはＤＰＬＬ回路の小型化を達成することができる。

（２）上記選択制御信号が５Ｌ＝４，５２＝Ｏにされる
と、ノアゲートＮ０Ｒ２及びＮＯＲ３はフリップフロッ
プ回路ＦＦ２及びＦＦ３から出力されるべきキャリーを
強制的に出力可能な状態に制御されることにより、位相
制御カウンタ１は実質的に３ビットカウンタとされ、ま
た、上記選択制御信号が５Ｌ＝Ｏ，５２＝１にされると
、ノアゲートＮＯＲ３はフリップフロップ回路ＦＦ３か
ら出力されるべきキャリーを強制的に出力可能な状態に
制御されることにより、位相制御カウンタ１は実質的に
４ビットカウンタとされ、更に、上記選択制御信号が５
１＝Ｏ，５２＝ＯＣ又は５Ｌ＝１．５２＝１）にされる
と、ノアゲートＮ０Ｒ２及びＮＯＲ３は共にフリップフ
ロップ回路ＦＦ２及びＦＦ３の出力に応じたベルの出力
を次の段に伝達可能な状態に制御されることにより、位
相制御カウンタ１は５ビットカウンタとされる。したが
って、上記選択制御信号Ｓ１及びＢ２のレベルを選択的
に決定することによって、ＤＰＬＬ回路において所望の
位相制御の荒さもしくは位相制御のための最大動作速度
を選択的に設定することができる。

（３）上記作用効果（２）より、カウントビット数の選
択に際しては、フリップフロップＦＦＩ乃至ＦＦ５の出
力をマルチプレクサなどによって選択する構成ではない
から、ストローブパルス合成回路８の入力信号をフリッ
プフロップＦＦＩ乃至ＦＦ５の選択状態に呼応させて特
別に選択する必要がなく、ストローブパルス合成回路８
の簡素化を達成することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。

例えば、上記実施例では同期型カウンタを位相制御カウ
ンタとして説明したが、本発明はそれに限定されるもの
ではなく、そのカウント数は必ずしも上記実施例のよう
に８．１６．３２に変更可能である必要はなく、固定的
であってもよく、また、それに含まれるフリップフロッ
プ回路はＤ型フリップフロップ回路に限定されず、Ｔ型
ＪＫ型フリップフロップ回路などに変更することができ
る。更に、位相制御カウンタなどの同期型カウンタによ
るカウントアツプ値を、２ビットの制御信号に基づいて
０、＋１、＋２に制御するカウントアツプ値制御用ゲー
ト手段は、上記実施例に限定されず、適宜変更すること
ができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤＰＬ　Ｌの位相制
御カウンタに適用した場合について説明したが、本発明
はそれに限定されるものではなく、種々の同期型カウン
タに適用することができる。本発明は、少なくともカウ
ントアツプ値を制御する条件のものに適用することがで
きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、前段までの各フリップフロップ回路の出力情
報によって入力クロック信号に対する計数動作を決定す
る形式の同期型カウンタにおいて、カウントアツプ値を
、２ビットの制御信号に基づいてＱ、＋１．＋２のよう
に制御するカウントアツプ値制御用ゲート手段を設けた
ものであるから。

それによって、カウントアツプ値を０、＋１、＋２の３
態様に制御可能なゲート手段の論理構成及びゲート段数
は比較的小規模に構成可能であることにより、カウント
アツプ値を制御する構成の簡素化と、計数動作の高速化
とを達成することができる。

【図面の簡単な説明】

第１図は本発明に係る同期型カウンタの一実施例である
Ｄ　Ｐ　Ｌ　Ｌを示すブロック図、第２図はＤｒ’ＬＬ
に含まれる同期型カウンタとしての位相制御カウンタの
一例を示す論理回路図である。１・・・位相制御カウンタ、２・・・エツジ検出回路、
３・・・位相比較回路、４・・・引き込み時間制御回路
、５・・・４ビット双方向カウンタ、６・・・しきい値
設定レジスタ、７・・・比較制御回路、Ｓｌ及びＳ２・
・・カウントビット数制御用選択制御信号、Ｂ】及びＢ
２・・・カウントアツプ値制御用位相制御信号、ＦＦ１
乃至ＦＦ５・・・フリップフロップ回路、ＡＮＤ・・・
アンド回路、Ｎ０ＲＩ・・・ツアー回路、ＥＯＲＩ・・
・イクスクルッシブオア回路、ＥＮＯＲ・・・イクスク
ルッシブノア回路、Ｎ０Ｒ２，ＮＯＲ３，Ｎ０Ｒ４・・
・ノア回路、ＩＶ・・・インバータ回路、ＦＯＲ・・・
イクスクルッシブオア回路。第　　１　　図

Claims

【特許請求の範囲】１、前段までの各フリップフロップ回路の出力情報によ
って入力クロック信号に対する計数動作を決定する形式
の同期型カウンタにおいて、カウントアップ値を、２ビ
ットの制御信号に基づいて０、＋１、＋２に制御するカ
ウントアップ値制御用ゲート手段を設けて成ることを特
徴とする同期型カウンタ。２、上記各フリップフロップ回路は、前段の出力に代え
て後段の各フリップフロップ回路に強制的にキャリーを
伝達可能なカウント数制御用ゲート手段を備えるもので
あることを特徴とする特許請求の範囲第１項記載の同期
型カウンタ。