JPS63244397A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63244397A JPS63244397A JP62075900A JP7590087A JPS63244397A JP S63244397 A JPS63244397 A JP S63244397A JP 62075900 A JP62075900 A JP 62075900A JP 7590087 A JP7590087 A JP 7590087A JP S63244397 A JPS63244397 A JP S63244397A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体記憶装置，特にダイナミック型ＲＡＭ
（ＤＲＡＭ）のビット線対のセンス増幅系の回路に関
する。
（ＤＲＡＭ）のビット線対のセンス増幅系の回路に関
する。
（従来の技術）
一般に、ＤＲＡＭのデータ読み出しは、メモリセル選択
によりビット線対に生じる微小電位差をセンスアンプ回
路により増幅してデータの“１″，Ｏ”を決定し、デー
タ線対へ伝達することにより行なわれる。最近、ＤＲＡ
Ｍの微細化に共ないビット線対の負荷容量は増加し、メ
モリセル容量は減少してしまうためセンス増幅に要する
時間が長くなってしまう。そこで、センス増幅時間を短
かくするための回路が考えられている。
によりビット線対に生じる微小電位差をセンスアンプ回
路により増幅してデータの“１″，Ｏ”を決定し、デー
タ線対へ伝達することにより行なわれる。最近、ＤＲＡ
Ｍの微細化に共ないビット線対の負荷容量は増加し、メ
モリセル容量は減少してしまうためセンス増幅に要する
時間が長くなってしまう。そこで、センス増幅時間を短
かくするための回路が考えられている。
従来のＤＲＡＭのセンス増幅及びコラム（列）出力系の
一例である回路図を第６図に示す。
一例である回路図を第６図に示す。
第６図に示した回路では、メモリセルアレイの各列の第
１のビット線対ＢＬＩ，ＢＬＩと第２のビット線体ＢＬ
２，ＢＬ２の間にトランジスタＴ６０、７６１により構
成されたバリア回路（６０）が接続され、第２のビット
線対ＢＬ２，ＢＬ２とデータ線対ＤＱ，ＤＱとの間にト
ランジスタＴ６８。
１のビット線対ＢＬＩ，ＢＬＩと第２のビット線体ＢＬ
２，ＢＬ２の間にトランジスタＴ６０、７６１により構
成されたバリア回路（６０）が接続され、第２のビット
線対ＢＬ２，ＢＬ２とデータ線対ＤＱ，ＤＱとの間にト
ランジスタＴ６８。
Ｔｅ３により構成されたスイッチング回路（６３）が接
続されている。第２ビツト線対ＢＬ２には、トランジス
タＴ６２，Ｔ６３，Ｔ６４により構成されたリストア回
路（６ｌ）と、トランジスタＴ６５。
続されている。第２ビツト線対ＢＬ２には、トランジス
タＴ６２，Ｔ６３，Ｔ６４により構成されたリストア回
路（６ｌ）と、トランジスタＴ６５。
Ｔａ２，Ｔ６７により構成されたセンスアンプ回路（６
２）と、トランジスタＴ６８，とが接続されている。
２）と、トランジスタＴ６８，とが接続されている。
バリア回路（６０）のトランジスタＴ６０，Ｔ６１のゲ
ートに入力されるバリア制御信号φＴの電位は、また、
センス増幅動作時には、トランジスタＴ６０，Ｔ６１が
抵抗成分を有する導通状態となる様、またリストア動作
時には、トランジスタＴ６０、Ｔ６１が完全な導通状態
となる様、制御されている。
ートに入力されるバリア制御信号φＴの電位は、また、
センス増幅動作時には、トランジスタＴ６０，Ｔ６１が
抵抗成分を有する導通状態となる様、またリストア動作
時には、トランジスタＴ６０、Ｔ６１が完全な導通状態
となる様、制御されている。
実際のデータ読み出し動作は、最初のバリア回路（６０
）が抵抗成分を有して導通状態となり、次にセンス増幅
動作を行なう。センスアンプ制御信号ＳＥによりセンス
アンプ回路（６２）が動作してビット線対ＢＬ２，ＢＬ
２の電位を“Ｈ″と“ｖ３８”に増幅し、更にリストア
制御信号ＲＥによりリストア回路（Ｂ１）が動作してビ
ット線対ＢＬ２。
）が抵抗成分を有して導通状態となり、次にセンス増幅
動作を行なう。センスアンプ制御信号ＳＥによりセンス
アンプ回路（６２）が動作してビット線対ＢＬ２，ＢＬ
２の電位を“Ｈ″と“ｖ３８”に増幅し、更にリストア
制御信号ＲＥによりリストア回路（Ｂ１）が動作してビ
ット線対ＢＬ２。
ＢＬ２の電位を“Ｖ ＃と“Ｖ ”に増幅する。
ＤＤ ＳＳ
次に、コラムセレクト信号Ｃｓによりスイッチング回路
（６３）が導通状態となり、”Ｉ／Ｏ”に対応した電位
“Ｖ ／Ｖ ”がデータ線対ＤＱ，ＤＱＣＣ
ＳＳ に伝達される。その後、リストア動作を行なう際はバリ
ア回路（８０）が完全な導通状態となり“１／Ｏ″に対
応した電位“Ｖ ／Ｖ ”がメモリセルｃｃ
ｓｓ に印加され再び記憶される。
（６３）が導通状態となり、”Ｉ／Ｏ”に対応した電位
“Ｖ ／Ｖ ”がデータ線対ＤＱ，ＤＱＣＣ
ＳＳ に伝達される。その後、リストア動作を行なう際はバリ
ア回路（８０）が完全な導通状態となり“１／Ｏ″に対
応した電位“Ｖ ／Ｖ ”がメモリセルｃｃ
ｓｓ に印加され再び記憶される。
この様に、ビット線対ＢＬＩ，ＢＬＩの一端とリストア
回路（６１）及びセンスアンプ回路（６２）との間にバ
リア回路（６０）を設けることにより読み出しデータの
ラッチ動作を速く行なう方式が行なわれている。
回路（６１）及びセンスアンプ回路（６２）との間にバ
リア回路（６０）を設けることにより読み出しデータの
ラッチ動作を速く行なう方式が行なわれている。
従って、センス増幅動作時にはバリア回路（６０）にお
けるトランジスタＴ６０，Ｔ６１は、抵抗として働いて
負荷容量の小さい第２のビット線対ＢＬ２，ＢＬ２を速
くセンス増幅させる作用を有する。
けるトランジスタＴ６０，Ｔ６１は、抵抗として働いて
負荷容量の小さい第２のビット線対ＢＬ２，ＢＬ２を速
くセンス増幅させる作用を有する。
しかしながら、従来の半導体記憶装置においては、以下
のような問題点がある。
のような問題点がある。
センス増幅動作時のバリア回路（６０）におけるトラン
ジスタＴ６０．Ｔ６１の抵抗値は大きければ大きい程第
２のビット線対ＢＬ２．ＢＬ２のセンス増幅動作は、速
く終了するものの、微小なメモリセルの電位差を第１の
ビット線対ＢＬＩ。
ジスタＴ６０．Ｔ６１の抵抗値は大きければ大きい程第
２のビット線対ＢＬ２．ＢＬ２のセンス増幅動作は、速
く終了するものの、微小なメモリセルの電位差を第１の
ビット線対ＢＬＩ。
ＢＬＩから第２のビット線対ＢＬ２．ＢＬ２へ伝達する
のに要する時間が長くなってしまう。
のに要する時間が長くなってしまう。
更に、センス増幅動作時のトランジスタＴ６０゜Ｔ６１
を非導通状態とするとリストア動作に要する時間が非常
に長くなってしまう。
を非導通状態とするとリストア動作に要する時間が非常
に長くなってしまう。
また、センスアンプ回路（６２）及びリストア回路（８
１）の電流駆動入力を高めることによりセンス増幅動作
に要する時間を短かくすると、急激な電流値の変化が生
じる。第２に示す様に、半導体記憶装置のＶ 入力端子
には、ＶＣＣ電源から（■ｃｃ電Ｃ 源からＶ 入力端子間の）抵抗成分Ｒ６０を介してＣＣ 電圧が印加され、ｖｓｓ入力端にはｖｓｓ電源から（Ｖ
電源からｖ８８入力端子間の）抵抗成分Ｒｓｓ
ｓｓを介して電圧が印加されるため、半
導体記憶装置へ流れ込む電流工。。及び半導体記憶装置
から流れ出る電流■８３により半導体記憶装置内でのＶ
。。
１）の電流駆動入力を高めることによりセンス増幅動作
に要する時間を短かくすると、急激な電流値の変化が生
じる。第２に示す様に、半導体記憶装置のＶ 入力端子
には、ＶＣＣ電源から（■ｃｃ電Ｃ 源からＶ 入力端子間の）抵抗成分Ｒ６０を介してＣＣ 電圧が印加され、ｖｓｓ入力端にはｖｓｓ電源から（Ｖ
電源からｖ８８入力端子間の）抵抗成分Ｒｓｓ
ｓｓを介して電圧が印加されるため、半
導体記憶装置へ流れ込む電流工。。及び半導体記憶装置
から流れ出る電流■８３により半導体記憶装置内でのＶ
。。
電位は（Ｖ ｃｃ−Ｉ ｃｃ Ｘ Ｒｃｃ ）となり、
”ｓｓ電位は（Ｖ ｓｓ ＋ Ｉ ｓｓ Ｘ Ｒｓｓ）
となる。
”ｓｓ電位は（Ｖ ｓｓ ＋ Ｉ ｓｓ Ｘ Ｒｓｓ）
となる。
従って、急激な電流値の変化が生じると、” ＣＣ及び
Ｔ８８の値が大きくなり半導体記憶装置内での基準電位
は以前の状態よりシフトしてしまい同一の値とならない
。
Ｔ８８の値が大きくなり半導体記憶装置内での基準電位
は以前の状態よりシフトしてしまい同一の値とならない
。
この際、外部からの入力信号（ＲＡＳ、ＣＡＳ。
ＷＥ、アドレス信号Ａ ｏ＝ Ａ ７等）は、たえず一
定の電位を基準としているため、半導体記憶装置として
の安定性が悪くなりしていは誤動作を生じてしまう恐れ
がある。
定の電位を基準としているため、半導体記憶装置として
の安定性が悪くなりしていは誤動作を生じてしまう恐れ
がある。
（発明が解決しようとする問題点）
本発明は上記の事情に鑑みてなされたもので、ビット線
対の電位差を伝達し始めてからセンス増幅動作を終了す
るまでの高速化と、リストア動作の高速化と、半導体記
憶装置としての動作の安定性向上とを満足した半導体記
憶装置を提供することを目的とする。
対の電位差を伝達し始めてからセンス増幅動作を終了す
るまでの高速化と、リストア動作の高速化と、半導体記
憶装置としての動作の安定性向上とを満足した半導体記
憶装置を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の半導体記憶装置は、第１のビット線対と、第１
のスイッチング回路と、第２のビット線対と、第２のス
イッチング回路と、データ線対とがこの順に直列に接続
され、第１のビット線対にメモリーセルと第１のセンス
アンプ回路が接続されたね第２のビット線対に第２のセ
ンスアンプ回路が接続され、第１のスイッチング回路が
非導通状態である期間第１．第２のセンスアンプ回路が
各々動作している期間が存在することを特徴とするもの
である。
のスイッチング回路と、第２のビット線対と、第２のス
イッチング回路と、データ線対とがこの順に直列に接続
され、第１のビット線対にメモリーセルと第１のセンス
アンプ回路が接続されたね第２のビット線対に第２のセ
ンスアンプ回路が接続され、第１のスイッチング回路が
非導通状態である期間第１．第２のセンスアンプ回路が
各々動作している期間が存在することを特徴とするもの
である。
（作 用）
本発明の半導体記憶装置においては、第１のビット線対
と第２のビット線対との間にスイッチング回路を接続し
、第１．第２のビット線対に各々センスアンプ回路を接
続した事により、第１のビット線対と第２のビット線対
とを独立してセンス増幅する。
と第２のビット線対との間にスイッチング回路を接続し
、第１．第２のビット線対に各々センスアンプ回路を接
続した事により、第１のビット線対と第２のビット線対
とを独立してセンス増幅する。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図に、本発明を用いたＤＲＡ、Ｍの回路図（１力ラ
ム分に対応）を示す。
ム分に対応）を示す。
このＤＲＡＭは、ＴＩＯ，Ｔｌｌから成るプリチャージ
回路（１０）と、Ｔ１２．Ｔ１３．Ｔ１４゜Ｔ１５．Ｃ
１０から成るダミーセル（１１）と、Ｔ１６、Ｔ１７．
Ｃ１ｌ、Ｃ１２から成るメモリー−ｔｒル（１２）と、
Ｔ１８．Ｔ１９．Ｔ２０がら成る第１のリストア回路（
１３）と、Ｔ２１．Ｔ２２．Ｔ２３から成る第１のセン
スアンプ回路（１４）と、Ｔ２４、Ｔ２５から成る第１
のスイッチング回路（１５）と、Ｔ２６．Ｔ２７．Ｔ２
８から成る第２のリストア回路（１Ｂ）と、Ｔ２９．Ｔ
３０．Ｔ３１がら成る第２のセンスアンプ回路（１７）
と、Ｔ３２゜Ｔ３３から成る第２のスイッチング回路（
１８）と、行デコーダ（１９）と、第１のセンスアンプ
リストア制御回路（２０）と、スイッチング制御回路（
２１）と、第２のセンスアンプリストア制御回路（２２
）と、列デコーダ（２３）とを設けている。
回路（１０）と、Ｔ１２．Ｔ１３．Ｔ１４゜Ｔ１５．Ｃ
１０から成るダミーセル（１１）と、Ｔ１６、Ｔ１７．
Ｃ１ｌ、Ｃ１２から成るメモリー−ｔｒル（１２）と、
Ｔ１８．Ｔ１９．Ｔ２０がら成る第１のリストア回路（
１３）と、Ｔ２１．Ｔ２２．Ｔ２３から成る第１のセン
スアンプ回路（１４）と、Ｔ２４、Ｔ２５から成る第１
のスイッチング回路（１５）と、Ｔ２６．Ｔ２７．Ｔ２
８から成る第２のリストア回路（１Ｂ）と、Ｔ２９．Ｔ
３０．Ｔ３１がら成る第２のセンスアンプ回路（１７）
と、Ｔ３２゜Ｔ３３から成る第２のスイッチング回路（
１８）と、行デコーダ（１９）と、第１のセンスアンプ
リストア制御回路（２０）と、スイッチング制御回路（
２１）と、第２のセンスアンプリストア制御回路（２２
）と、列デコーダ（２３）とを設けている。
プリチャージ回路（１０）、ダミーセル（１１）、メモ
リーセル（１２）、第１のリストア回路（１３）及び第
１のセンスアンプ回路（１４）は第１のビット線対ＢＬ
１、ＢＬＩに接続され、第２のリストア回路（１６）及
び第２のセンスアンプ回路（１７）は第２のビット線対
ＢＬＩ、ＢＬ２に接続されている。更に、第１のビット
線対ＢＬＩ、ＢＬＩと第２のビット線ＢＬ２．ＢＬ２は
第１のスイッチング回路（１５）により接続され、第２
のビット線対ＢＬ２．ＢＬ２とデータ線対ＤＱ、ＤＱは
第２のスイッチング回路（１８）により接続されている
。
リーセル（１２）、第１のリストア回路（１３）及び第
１のセンスアンプ回路（１４）は第１のビット線対ＢＬ
１、ＢＬＩに接続され、第２のリストア回路（１６）及
び第２のセンスアンプ回路（１７）は第２のビット線対
ＢＬＩ、ＢＬ２に接続されている。更に、第１のビット
線対ＢＬＩ、ＢＬＩと第２のビット線ＢＬ２．ＢＬ２は
第１のスイッチング回路（１５）により接続され、第２
のビット線対ＢＬ２．ＢＬ２とデータ線対ＤＱ、ＤＱは
第２のスイッチング回路（１８）により接続されている
。
行デコーダ（１９）は、アドレス信号Ａと行アドレス制
御信号ＲＡＳが入力され、ワード線ＷＬを選択し更には
メモリーセルを選択する。スイッチン制御回路（２１）
は、行アドレス制御信号ＲＡＳが入力され、第１のスイ
ッチング回路（１５）の動作を制御する信号φＴと、第
１のセンスアンプリストア制御回路（２０）の動作を制
御する信号ＲＡＳＩと、第２のセンスアンプリストア制
御回路（２２）の動作を制御する信号ＲＡＳ２とを出力
する。第１のセンスアンプリストア制御回路（２０）は
、第１のセンスアンプ回路（１４）の動作を制御する信
号５ＥＮＩと、第１のリストア回路（１３）の動作を制
御する信号ＳＥＰ １とを出力する。
御信号ＲＡＳが入力され、ワード線ＷＬを選択し更には
メモリーセルを選択する。スイッチン制御回路（２１）
は、行アドレス制御信号ＲＡＳが入力され、第１のスイ
ッチング回路（１５）の動作を制御する信号φＴと、第
１のセンスアンプリストア制御回路（２０）の動作を制
御する信号ＲＡＳＩと、第２のセンスアンプリストア制
御回路（２２）の動作を制御する信号ＲＡＳ２とを出力
する。第１のセンスアンプリストア制御回路（２０）は
、第１のセンスアンプ回路（１４）の動作を制御する信
号５ＥＮＩと、第１のリストア回路（１３）の動作を制
御する信号ＳＥＰ １とを出力する。
第２のセンスアンプリストア制御回路（２２）は、第２
のセンスアンプ回路（１７）の動作を制御する信号５Ｅ
Ｎ２と、第２のリストア回路（１６）の動作を制御する
信号５ＥＰ２とを出力する。列デコーダ（２３）は、ア
ドレス信号Ａと列アドレス制御信号ＣＡＳが入力され、
第２のスイッチング回路（１８）の動作を制御するカラ
ムセレクト信号Ｃ８を出力する。
のセンスアンプ回路（１７）の動作を制御する信号５Ｅ
Ｎ２と、第２のリストア回路（１６）の動作を制御する
信号５ＥＰ２とを出力する。列デコーダ（２３）は、ア
ドレス信号Ａと列アドレス制御信号ＣＡＳが入力され、
第２のスイッチング回路（１８）の動作を制御するカラ
ムセレクト信号Ｃ８を出力する。
以下、第１図に示したＤＲＡＭの読み出し動作を第３図
及び第４図を用いて説明する。
及び第４図を用いて説明する。
第３図は、 ｌｙ プリチャージ方式におい２
０Ｃ て、第１のセンスアンプ回路（１４）の動作を制御する
信号５ＥＮＩと、第１のリストア回路（１３）の動作を
制御する信号５ＥＰＩと、第２のセンスアンプ回路（１
７）の動作を制御する信号５ＥＮ２と、第２のリストア
回路（１Ｂ）の動作を制御する信号５ＥＰ２とが同様の
タイミングで変化する場合の各信号電位のタイミング図
である。ここでＤＲＡＭに外部から出入りする電流Ｉは
、第２図に示す■ 電源からの電流Ｉ 電源への電流■
ｓ８との合ＣＣＣＣ 計である（Ｉ−１゜ｃ 十Ｉ ｓｓ）。
０Ｃ て、第１のセンスアンプ回路（１４）の動作を制御する
信号５ＥＮＩと、第１のリストア回路（１３）の動作を
制御する信号５ＥＰＩと、第２のセンスアンプ回路（１
７）の動作を制御する信号５ＥＮ２と、第２のリストア
回路（１Ｂ）の動作を制御する信号５ＥＰ２とが同様の
タイミングで変化する場合の各信号電位のタイミング図
である。ここでＤＲＡＭに外部から出入りする電流Ｉは
、第２図に示す■ 電源からの電流Ｉ 電源への電流■
ｓ８との合ＣＣＣＣ 計である（Ｉ−１゜ｃ 十Ｉ ｓｓ）。
列アドレス制御信号ＲＡＳが立ち下がると、スイッチン
グ制御回路（２１）がこれを検出し所定時間後に信号φ
を立ち下げる。信号φ、が立ち下がるとトランジスタ
Ｔ２４．Ｔ２５は非導通状態となり第１のビット線対Ｂ
ＬＩ、ＢＬＩと第２のビット線対ＢＬ２．ＢＬ２とは電
気的に切り離される。
グ制御回路（２１）がこれを検出し所定時間後に信号φ
を立ち下げる。信号φ、が立ち下がるとトランジスタ
Ｔ２４．Ｔ２５は非導通状態となり第１のビット線対Ｂ
ＬＩ、ＢＬＩと第２のビット線対ＢＬ２．ＢＬ２とは電
気的に切り離される。
列アドレス制御信号ＲＡＳが立ち下がるとそのタイミン
グを所定時間後信号ＲＡＳＩが第１のセンスアンプ・リ
ストア制御回路（２０）に伝達し、また、信号ＲＡＳ２
が第２のセンスアンプ・リストア制御回路（２２）に伝
達される。すると、第１のセンスアンプ・リストア制御
回路（２０）は信号５ＥＮ１を立ち上げ、信号５ＥＰＩ
を立ち下げる。また、第２のセンスアンプ・リストア制
御回路（２２）は信号５ＥＮ２を立ち上げ、信号５ＥＰ
２を立ち下げる。これにより、第１のビット線対ＢＬＩ
。
グを所定時間後信号ＲＡＳＩが第１のセンスアンプ・リ
ストア制御回路（２０）に伝達し、また、信号ＲＡＳ２
が第２のセンスアンプ・リストア制御回路（２２）に伝
達される。すると、第１のセンスアンプ・リストア制御
回路（２０）は信号５ＥＮ１を立ち上げ、信号５ＥＰＩ
を立ち下げる。また、第２のセンスアンプ・リストア制
御回路（２２）は信号５ＥＮ２を立ち上げ、信号５ＥＰ
２を立ち下げる。これにより、第１のビット線対ＢＬＩ
。
ＢＬＩと第２のビット線対ＢＬ２．ＢＬ２は独立してセ
ンス増幅される。この際、第１のセンスアンプ回路（１
４）の電流駆動能力を第２のセンスアンプ回路（１７）
の電流駆動能力より小さくし、更に第１のリストア回路
（１３）の電流駆動能力を第２のリストア回路（ＩＢ）
の電流駆動能力より小さく設定しているため、第１のビ
ット線対ＢＬＩ、ＢＬＩの電位はゆるやかにセンス増幅
され、“Ｈ／Ｌ”レベルが確定されるまでに要する時間
は長い。これに対し、第２のビット線対ＢＬ２．ＢＬ、
２の電位は急激にセンス増幅され、“Ｈ／Ｌ″レベルが
確定されるまでに要する時間は゛短かい。また、列アド
レス制御信号ＣＡＳが立ち下り、カラムセレクト信号Ｃ
Ｓが立ち上るまでに第２のビット線対ＢＬ２．ＢＬ２の
電位が“Ｈ／Ｌ”レベルに確定する様、第２のセンスア
ンプ回路（１７）及び第２のリストア回路（１６）の電
流駆動能力が設定されている。
ンス増幅される。この際、第１のセンスアンプ回路（１
４）の電流駆動能力を第２のセンスアンプ回路（１７）
の電流駆動能力より小さくし、更に第１のリストア回路
（１３）の電流駆動能力を第２のリストア回路（ＩＢ）
の電流駆動能力より小さく設定しているため、第１のビ
ット線対ＢＬＩ、ＢＬＩの電位はゆるやかにセンス増幅
され、“Ｈ／Ｌ”レベルが確定されるまでに要する時間
は長い。これに対し、第２のビット線対ＢＬ２．ＢＬ、
２の電位は急激にセンス増幅され、“Ｈ／Ｌ″レベルが
確定されるまでに要する時間は゛短かい。また、列アド
レス制御信号ＣＡＳが立ち下り、カラムセレクト信号Ｃ
Ｓが立ち上るまでに第２のビット線対ＢＬ２．ＢＬ２の
電位が“Ｈ／Ｌ”レベルに確定する様、第２のセンスア
ンプ回路（１７）及び第２のリストア回路（１６）の電
流駆動能力が設定されている。
次に、第２のビット線対ＢＬ２．ＢＬ２の“Ｈ／Ｌ’
レベルが確定した後、カラムセレクト信号ＣＳが立ち上
り、トランジスタＴ３２．Ｔ３３が導通状態となる。こ
のため、第２のビット線対ＢＬ２．ＢＬ２とデータ線Ｄ
Ｑ、ＤＱは電気的につながっている状態となり、第２の
ビット線対ＢＬ２．ＢＬ２の電位がデータ線対ＤＱ、Ｄ
でに伝達され記憶したデータとして出力される。
レベルが確定した後、カラムセレクト信号ＣＳが立ち上
り、トランジスタＴ３２．Ｔ３３が導通状態となる。こ
のため、第２のビット線対ＢＬ２．ＢＬ２とデータ線Ｄ
Ｑ、ＤＱは電気的につながっている状態となり、第２の
ビット線対ＢＬ２．ＢＬ２の電位がデータ線対ＤＱ、Ｄ
でに伝達され記憶したデータとして出力される。
第１のビット線対ＢＬＩ、ＢＬＩと第２のビット線対Ｂ
Ｌ２．ＢＬ２の”Ｈ／Ｌ” レベルが各々確定してから
所定時間後信号φ、が立ち上り、トランジスタＴ２４．
Ｔ２５が導通状態となる。ここで、スイッチング制御信
号φＴの立ち上りは、行アドレス制御信号ＲＡＳが立ち
下がるタイミングを検出し、所定時間後一旦スイツチン
グ制御信号φ、を立ち下げた後立ち上げる様に制御され
ている。つまり、スイッチング制御信号φＴは行アドレ
ス制御信号ＲＡＳの立ち下るタイミングにより制御され
る。
Ｌ２．ＢＬ２の”Ｈ／Ｌ” レベルが各々確定してから
所定時間後信号φ、が立ち上り、トランジスタＴ２４．
Ｔ２５が導通状態となる。ここで、スイッチング制御信
号φＴの立ち上りは、行アドレス制御信号ＲＡＳが立ち
下がるタイミングを検出し、所定時間後一旦スイツチン
グ制御信号φ、を立ち下げた後立ち上げる様に制御され
ている。つまり、スイッチング制御信号φＴは行アドレ
ス制御信号ＲＡＳの立ち下るタイミングにより制御され
る。
スイッチング制御信号φＴが立ち上ることによりトラン
ジスタＴ２４．Ｔ２５が導通状態となり第１のビット線
対ＢＬＩ、ＢＬＩと第２のビット線対ＢＬ２．ＢＬ２と
が電気的につながっている状態となり、次の書き込み動
作に備える。
ジスタＴ２４．Ｔ２５が導通状態となり第１のビット線
対ＢＬＩ、ＢＬＩと第２のビット線対ＢＬ２．ＢＬ２と
が電気的につながっている状態となり、次の書き込み動
作に備える。
第３図に示す様な読み出し動作を行なうＤＲＡＭでは以
下の様な効果が得られる。
下の様な効果が得られる。
第１のスイッチング回路（１５）を非導通状態とするこ
とにより、メモリーセルが接線されているため負荷容量
の大きい第１のビット線対ＢＬＩ。
とにより、メモリーセルが接線されているため負荷容量
の大きい第１のビット線対ＢＬＩ。
ＢＬＩと、負荷容量の小さい第２のビット線対ＢＬ２．
ＢＬ２とに電気的に切り離すことが出来る。
ＢＬ２とに電気的に切り離すことが出来る。
このため、センス増幅重力を行ない第１のビット線対Ｂ
ＬＩ、ＢＬＩの″Ｈ／Ｌルベルが確定するまでの期間が
短かくなり、読み出し動作を高速化することが出来る。
ＬＩ、ＢＬＩの″Ｈ／Ｌルベルが確定するまでの期間が
短かくなり、読み出し動作を高速化することが出来る。
また、センス増幅動作を行ない第２のビット線対ＢＬ２
．ＢＬ２のＨ／Ｌ”レベルが確定するまで′の期間が長
くなり、■ 電源とＶ。０端子間Ｃ に流れる電流（Ｉ ） と、■ 端子とｖ８８電源
間ｃｃ ｓｓ に流れる電流（Ｉ ）との合計電流ＩＣ−Ｉ。。＋Ｓ ■ ）の時間的変化［；Ｈ３を小さくするこＳ とが出来る。このため、半導体記憶装置内部の基準電圧
は変化が小さく、比較的安定した値となります。つまり
、外部からの入力信号（ＲＡＳ。
．ＢＬ２のＨ／Ｌ”レベルが確定するまで′の期間が長
くなり、■ 電源とＶ。０端子間Ｃ に流れる電流（Ｉ ） と、■ 端子とｖ８８電源
間ｃｃ ｓｓ に流れる電流（Ｉ ）との合計電流ＩＣ−Ｉ。。＋Ｓ ■ ）の時間的変化［；Ｈ３を小さくするこＳ とが出来る。このため、半導体記憶装置内部の基準電圧
は変化が小さく、比較的安定した値となります。つまり
、外部からの入力信号（ＲＡＳ。
ＣＡＳ、ＷＥ、アドレス信号Ａｏ＝Ａ７等）の安定した
所定の電圧と、安定した内部の基準電圧とにより半導体
記憶装置が動作するため、非常に安定した動作を得るこ
とが出来る。尚、ビット線対をＪ−■ プリチャージ
状態とする場合は、ＢＬ２ ＣＣ とＢＬをショートさせるため電流Ｉの時間的変化は生じ
ない。
所定の電圧と、安定した内部の基準電圧とにより半導体
記憶装置が動作するため、非常に安定した動作を得るこ
とが出来る。尚、ビット線対をＪ−■ プリチャージ
状態とする場合は、ＢＬ２ ＣＣ とＢＬをショートさせるため電流Ｉの時間的変化は生じ
ない。
その際、第２ビット線対ＢＬ２．ＢＬ２のセンス増幅を
行なう第２のセンスアンプ回路（１７）及び第２のリス
トア回路（１６）の電流駆動能力を、各々第１のセンス
アンプ回路（１４）及び第１のリストア回路（１３）よ
り高くすることにより更にＤＲＡＭの読み出し動作を高
速化することが出来る。
行なう第２のセンスアンプ回路（１７）及び第２のリス
トア回路（１６）の電流駆動能力を、各々第１のセンス
アンプ回路（１４）及び第１のリストア回路（１３）よ
り高くすることにより更にＤＲＡＭの読み出し動作を高
速化することが出来る。
また、第１のセンスアンプ回路（１４）と第２のセンス
アンプ回路（１７）、及び第１のリストア回路（１３）
と第２のリストア回路（１Ｂ）は各々独立に制御するた
め、第１．第２のセンスアンプ回路（Ｌ４．１７）及び
第１．第２のリストア回路（１３，１Ｂ）における回路
設計の自由度を大きくすることが出来る。
アンプ回路（１７）、及び第１のリストア回路（１３）
と第２のリストア回路（１Ｂ）は各々独立に制御するた
め、第１．第２のセンスアンプ回路（Ｌ４．１７）及び
第１．第２のリストア回路（１３，１Ｂ）における回路
設計の自由度を大きくすることが出来る。
ユ
第４図は、 ■ プリチャージ方式において１ Ｃ
Ｃ 第１のセンスアンプ回路（１４）の動作を制御する信号
５ＥＮＩ及び第１のリストア回路（１３）の動作を制御
する信号５ＥＰＩが変化するタイミングと、第２のセン
スアンプ回路（１７）の動作を制御する信号５ＥＮ２及
び第２のリストア回路（１６）の動作を制御する信号５
ＥＰ２が変化するタイミングとが異なり、信号５ＥＮＩ
及び５ＥＰＩの方が信号５ＥＮ２及び５ＥＰ２より遅く
変化する場合の各信号電位のタイミング図である。
Ｃ 第１のセンスアンプ回路（１４）の動作を制御する信号
５ＥＮＩ及び第１のリストア回路（１３）の動作を制御
する信号５ＥＰＩが変化するタイミングと、第２のセン
スアンプ回路（１７）の動作を制御する信号５ＥＮ２及
び第２のリストア回路（１６）の動作を制御する信号５
ＥＰ２が変化するタイミングとが異なり、信号５ＥＮＩ
及び５ＥＰＩの方が信号５ＥＮ２及び５ＥＰ２より遅く
変化する場合の各信号電位のタイミング図である。
第３図に示したＤＲＡＭ読み出し動作と異なる点は、第
２のビット線対ＢＬＩ、ＢＬＩのセンス増幅動作が、第
１のビット線対ＢＬ２．ＢＬ２のセンス増幅動作より早
いタイミングで行なわれていることである。つまりスイ
ッチング制御信号φ、が立ち“下ると、所定時間後、信
号５ＥＮ２が立ち上り、信号５ＥＰ２が立ち下り、第２
のセンスアンプ回路（１７）と第２のリストア回路（１
Ｂ）の動作が始まる。更に、所定時間後、信号５ＥＮＩ
が立ち上り、信号５ＥＰＩが立ち下り、第１のセンスア
ンプ回路（１４）と第１のリストア回路（１３）の動作
が始まる。他の信号の動作に関しては、第３図の場合と
同様である。
２のビット線対ＢＬＩ、ＢＬＩのセンス増幅動作が、第
１のビット線対ＢＬ２．ＢＬ２のセンス増幅動作より早
いタイミングで行なわれていることである。つまりスイ
ッチング制御信号φ、が立ち“下ると、所定時間後、信
号５ＥＮ２が立ち上り、信号５ＥＰ２が立ち下り、第２
のセンスアンプ回路（１７）と第２のリストア回路（１
Ｂ）の動作が始まる。更に、所定時間後、信号５ＥＮＩ
が立ち上り、信号５ＥＰＩが立ち下り、第１のセンスア
ンプ回路（１４）と第１のリストア回路（１３）の動作
が始まる。他の信号の動作に関しては、第３図の場合と
同様である。
第４図に示す様な読み出し動作を行なうＤＲＡＭでは以
下の様な効果が得られる。
下の様な効果が得られる。
第１のビット線対ＢＬＩ、ＢＬＩと第２の線対ＢＬ２．
ＢＬ２のセンス増幅を異なるタイミングで行なっている
ため、全電流１ ＜ −Ｉ ＣＣ＋ Ｉ ＳＳ）の時
間的変化は、第１のビット線対ＢＬＩ、ＢＬＴの充放電
の際と、第２の線対ＢＬ２．ＢＬ２の充放電の際と２回
生じる。このため、変化が１回の場合より全電流の時間
的変化［；Ｈ］は小さくなりより安定したＤＲＡＭの動
作を得ることが出来る。
ＢＬ２のセンス増幅を異なるタイミングで行なっている
ため、全電流１ ＜ −Ｉ ＣＣ＋ Ｉ ＳＳ）の時
間的変化は、第１のビット線対ＢＬＩ、ＢＬＴの充放電
の際と、第２の線対ＢＬ２．ＢＬ２の充放電の際と２回
生じる。このため、変化が１回の場合より全電流の時間
的変化［；Ｈ］は小さくなりより安定したＤＲＡＭの動
作を得ることが出来る。
また、第１．第２のセンスアンプ・リストア制御回路（
２０，２２）における回路設計の自由度を大きくするこ
とが出来る。
２０，２２）における回路設計の自由度を大きくするこ
とが出来る。
以上述べた本発明の実施例の回路構成は第１図に限定さ
れるものではない。
れるものではない。
例えば、第５図に示す様な第１のリストア回路（１３）
と第１のセンスアンプ回路（１４）との間に何か別の回
路（例えばメモリーセル（１２））を接続しても良い。
と第１のセンスアンプ回路（１４）との間に何か別の回
路（例えばメモリーセル（１２））を接続しても良い。
第１のセンスアンプ回路（１４）は第１のビット線対Ｂ
ＬＩ、ＢＬＩに接続され、第２のセンスアンプ回路（１
７）は第２のビット線対ＢＬ２゜ＢＬ２に接続されれば
、各々位置は問わない。
ＬＩ、ＢＬＩに接続され、第２のセンスアンプ回路（１
７）は第２のビット線対ＢＬ２゜ＢＬ２に接続されれば
、各々位置は問わない。
また、データ線対ＤＱ、ＤＱのプリチャージ時の電位が
■ＣＣの場合第５図（ｂ）に示した様に、第２のビット
線対ＢＬ２．ＢＬ２には第２のリストア回路（１６）は
必ずしも必要ではない。第２のビット線対ＢＬ２．ＢＬ
２の負荷容量が小さいため“Ｈ” レベルを確保しなく
てもデータ線対ＤＱ。
■ＣＣの場合第５図（ｂ）に示した様に、第２のビット
線対ＢＬ２．ＢＬ２には第２のリストア回路（１６）は
必ずしも必要ではない。第２のビット線対ＢＬ２．ＢＬ
２の負荷容量が小さいため“Ｈ” レベルを確保しなく
てもデータ線対ＤＱ。
ＤＱの“Ｈ″レベル電位により十分確保される。
なお、第１のセンスアンプ・リストア制御回路（２０）
と、第２のセンスアンプ・リストア制御回路（２０）は
、スイッチング制御回路（２１）からの信号ＲＡＳＩ、
ＲＡＳ２により制御されているが、ＲＡＳにより直接制
御されても良い。
と、第２のセンスアンプ・リストア制御回路（２０）は
、スイッチング制御回路（２１）からの信号ＲＡＳＩ、
ＲＡＳ２により制御されているが、ＲＡＳにより直接制
御されても良い。
［発明の効果〕
上述した様に本発明の半導体記憶装置によれば、読み出
し動作の高速化と安定性の向上を図ることが出来る。
し動作の高速化と安定性の向上を図ることが出来る。
第１図は本発明の半導体記憶装置の一実施例を１コ
示す回路図、第１半導体記憶装置に供給される電流を示
す図、第３図及び第４図は第１図における各信号の例を
示すタイミング図、第５図は本発明の他の実施例を示す
回路構成図、第６図は従来の半導体記憶装置の回路図で
ある。 ＢＬＩ、ＢＬＩ・・・第１のビット線対。 ＢＬ２．ＢＬ２・・・第２のビット線対。 ＤＱ、ＤＱ・・・データ線対。
す図、第３図及び第４図は第１図における各信号の例を
示すタイミング図、第５図は本発明の他の実施例を示す
回路構成図、第６図は従来の半導体記憶装置の回路図で
ある。 ＢＬＩ、ＢＬＩ・・・第１のビット線対。 ＢＬ２．ＢＬ２・・・第２のビット線対。 ＤＱ、ＤＱ・・・データ線対。
Claims (11)
- （１）第１のビット線対と第２のビット線対との間に接
続された第１のスイッチング回路と、前記第２のビット
線対とデータ線対との間に接続された第２のスイッチン
グ回路と、前記第１のビット線対に接続されたメモリー
セルと、前記第１のビット線対に接続された第１のセン
スアンプ回路と、前記第２のビット線対に接続された第
２のセンスアンプ回路とを具備した ことを特徴 とする半導体記憶装置。 - （２）前記第１のセンスアンプ回路の電流駆動能力が前
記第２のセンスアンプ回路の電流駆動能力より小さいこ
とを特徴とする前記特許請求の範囲第１項記載の半導体
記憶装置。 - （３）前記第１のセンスアンプ回路及び前記第２のセン
スアンプ回路が行アドレス制御信号（＠ＲＡＳ＠）によ
り制御されることを特徴とする前記特許請求の範囲第１
項記載の半導体記憶装置。 - （４）前記第１のセンスアンプ回路の動作と前記第２の
センスアンプ回路の動作が独立であることを特徴とする
前記特許請求の範囲第１項記載の半導体記憶装置。 - （５）前記第２のセンスアンプ回路が前記第１のセンス
アンプ回路より早く動作を開始することを特徴とする前
記特許請求の範囲第１項記載の半導体記憶装置。 - （６）前記第１のスイッチング回路が行アドレス制御信
号（＠ＲＡＳ＠）により制御されることを特徴とする前
記特許請求の範囲第１項記載の半導体記憶装置。 - （７）前記第２のスイッチング回路が列アドレス制御信
号（＠ＣＡＳ＠）により制御されることを特徴とする前
記特許請求の範囲第１項記載の半導体記憶装置。 - （８）前記第１のスイッチング回路が非導通状態である
期間に前記第１のビット線対及び前記第２のビット線対
の電位が各々確定していることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。 - （９）前記第２のスイッチング回路が導通状態となるま
でに前記第２のビット線対の電位が確定していることを
特徴とする特許請求の範囲第１項記載の半導体記憶装置
。 - （１０）前記第１のビット線対に第１のリストア回路接
続したことを特徴とする前記特許請求の範囲第１項記載
の半導体記憶装置。 - （１１）前記第２のビット線対に第２のリストア回路を
接続したことを特徴とする前記特許請求の範囲第１項記
載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075900A JPH0612602B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体記憶装置 |
| KR1019880003603A KR910006113B1 (ko) | 1987-03-31 | 1988-03-31 | 반도체기억장치 |
| US07/517,384 US4980863A (en) | 1987-03-31 | 1990-04-30 | Semiconductor memory device having switching circuit for coupling together two pairs of bit lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075900A JPH0612602B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244397A true JPS63244397A (ja) | 1988-10-11 |
| JPH0612602B2 JPH0612602B2 (ja) | 1994-02-16 |
Family
ID=13589668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62075900A Expired - Lifetime JPH0612602B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0612602B2 (ja) |
| KR (1) | KR910006113B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01229492A (ja) * | 1988-03-10 | 1989-09-13 | Oki Electric Ind Co Ltd | 半導体メモリの制御方法 |
| JP2008171476A (ja) * | 2007-01-09 | 2008-07-24 | Hitachi Ltd | 半導体記憶装置、及びそのセンスアンプ回路 |
| JP2009110578A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | センスアンプ制御回路及び制御方法 |
-
1987
- 1987-03-31 JP JP62075900A patent/JPH0612602B2/ja not_active Expired - Lifetime
-
1988
- 1988-03-31 KR KR1019880003603A patent/KR910006113B1/ko not_active Expired
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01229492A (ja) * | 1988-03-10 | 1989-09-13 | Oki Electric Ind Co Ltd | 半導体メモリの制御方法 |
| JP2008171476A (ja) * | 2007-01-09 | 2008-07-24 | Hitachi Ltd | 半導体記憶装置、及びそのセンスアンプ回路 |
| US7876627B2 (en) | 2007-01-09 | 2011-01-25 | Hitachi, Ltd. | Semiconductor memory device having a sense amplifier circuit with decreased offset |
| US7995405B2 (en) | 2007-01-09 | 2011-08-09 | Hitachi, Ltd. | Semiconductor memory device having a sense amplifier circuit with decreased offset |
| JP2009110578A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | センスアンプ制御回路及び制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612602B2 (ja) | 1994-02-16 |
| KR880011807A (ko) | 1988-10-31 |
| KR910006113B1 (ko) | 1991-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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