JPS63245010A - 逓倍回路 - Google Patents
逓倍回路Info
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- JPS63245010A JPS63245010A JP62078317A JP7831787A JPS63245010A JP S63245010 A JPS63245010 A JP S63245010A JP 62078317 A JP62078317 A JP 62078317A JP 7831787 A JP7831787 A JP 7831787A JP S63245010 A JPS63245010 A JP S63245010A
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- delay
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
遅延用ゲート回路を用いた遅延回路と排他的オア回路と
を用いて２倍の周波数のクロックを発注させる集積回路
の逓信回路において、遅延が入力クロックのＡ周期分位
相のずれた位置及び該位置から±ｎ個離れた位置から遅
延クロックをそれぞれ出力する遅延回路部と２位相検出
用クロックをそれぞれ出力する位相検出用遅延回路部と
、入力クロックのＡ周期分以上の位相のずれが生じてい
る位相検出用クロックを検出する位相検出部と。
を用いて２倍の周波数のクロックを発注させる集積回路
の逓信回路において、遅延が入力クロックのＡ周期分位
相のずれた位置及び該位置から±ｎ個離れた位置から遅
延クロックをそれぞれ出力する遅延回路部と２位相検出
用クロックをそれぞれ出力する位相検出用遅延回路部と
、入力クロックのＡ周期分以上の位相のずれが生じてい
る位相検出用クロックを検出する位相検出部と。
上記遅延回路部の遅延クロックを選択するセレクタと、
該セレクタで選択された遅延クロックと元の入力クロッ
クとから２逓倍クロックを生成する排他的オア回路とを
設け、生成された２逓倍クロックのパルス幅が、上記位
相検出部を利用して所定の範囲内に納まるようにしたも
のである。
該セレクタで選択された遅延クロックと元の入力クロッ
クとから２逓倍クロックを生成する排他的オア回路とを
設け、生成された２逓倍クロックのパルス幅が、上記位
相検出部を利用して所定の範囲内に納まるようにしたも
のである。
本発明は、逓倍回路、特に大集積回路向けの逓倍回路に
関するものである。
関するものである。
通信の分野では９入力クロックの周波数を２倍に上げて
２例えばＣＭ Ｉ （Ｃｏｄｅ Ｍａｒｋ Ｉｎｖｅ
ｒｓｉｏｎ）符号回路に使用している。この場合、クロ
ックを遅延させるためにディレィ・ラインを用いる場合
もあるが、コスト小型化の観点からすると、この方法は
得策ではなく、製造容易な遅延素子となり得る９例えば
インバータ等を集積回路上に形成して実現することが要
求される。
２例えばＣＭ Ｉ （Ｃｏｄｅ Ｍａｒｋ Ｉｎｖｅ
ｒｓｉｏｎ）符号回路に使用している。この場合、クロ
ックを遅延させるためにディレィ・ラインを用いる場合
もあるが、コスト小型化の観点からすると、この方法は
得策ではなく、製造容易な遅延素子となり得る９例えば
インバータ等を集積回路上に形成して実現することが要
求される。
第５図、第６図（Ａ）（Ｂ）は従来の逓倍回路構成とそ
のタイムチャートを示しており、第５図において、１−
１．１−２．・・・１−Ｎはインバータ。
のタイムチャートを示しており、第５図において、１−
１．１−２．・・・１−Ｎはインバータ。
２は排他的オア回路、３は入力端子、４は出力端子を表
わしている。
わしている。
入力端子４に入力されたクロックＧＫは、偶数個のイン
バータ１−１ないし１−２Ｎの各伝搬遅延時間によって
第６図（Ａ）（ｉｉ）図示の如く遅延される。該遅延ク
ロックＣＫＤと元の入力クロックＣＫとが排他的オア回
路２で排他的オアがとられると、第６図（Ａ）（ｉｉ）
図示の如く入力クロックＣＫの２倍の周波数のクロック
ＣＫ２Ｆが出力端子４へ出力される。
バータ１−１ないし１−２Ｎの各伝搬遅延時間によって
第６図（Ａ）（ｉｉ）図示の如く遅延される。該遅延ク
ロックＣＫＤと元の入力クロックＣＫとが排他的オア回
路２で排他的オアがとられると、第６図（Ａ）（ｉｉ）
図示の如く入力クロックＣＫの２倍の周波数のクロック
ＣＫ２Ｆが出力端子４へ出力される。
第５図に図示された様な従来の回路構成では。
インバータ１−１ないし１−２Ｎによる遅延時間がイン
バータ１個の標準動作時間を基に、入力クロックＣＫの
２周期分位相を遅延させるインバータの個数（インバー
タはその動作上偶数個が選ばれる）で構成されているが
集積回路上に製造された各インバータの伝搬遅延時間が
それぞれ規格値内にあっても製造された集積回路ごとに
インバータ１−１ないし１−２Ｎの伝搬遅延時間がばら
つく、従って得られた２逓倍クロンクＣＫ２Ｆのデユー
ティにばらつきが生じ２次段のフリップ・フロップ回路
等を動作させるに必要なりロック幅規格等を満さない２
逓倍クロックＣＫ２Ｆが生成される欠点があった。
バータ１個の標準動作時間を基に、入力クロックＣＫの
２周期分位相を遅延させるインバータの個数（インバー
タはその動作上偶数個が選ばれる）で構成されているが
集積回路上に製造された各インバータの伝搬遅延時間が
それぞれ規格値内にあっても製造された集積回路ごとに
インバータ１−１ないし１−２Ｎの伝搬遅延時間がばら
つく、従って得られた２逓倍クロンクＣＫ２Ｆのデユー
ティにばらつきが生じ２次段のフリップ・フロップ回路
等を動作させるに必要なりロック幅規格等を満さない２
逓倍クロックＣＫ２Ｆが生成される欠点があった。
第６図（Ｂ）はインバータ１−１ないし１−２Ｎの遅延
時間が、第６図（Ａ）の標準遅延時間に比べ０．５倍速
いときの２逓倍クロックＣＫ２Ｆのタイムチャートであ
り、１Ｈ”レベルのパルス幅が狭くなり１次段のフリッ
プ・フロップ回路等を動作させるに必要な′″Ｈ″側の
最小パルス幅以下となり、該フリップ・フロップ回路等
が動作しなくなる。
時間が、第６図（Ａ）の標準遅延時間に比べ０．５倍速
いときの２逓倍クロックＣＫ２Ｆのタイムチャートであ
り、１Ｈ”レベルのパルス幅が狭くなり１次段のフリッ
プ・フロップ回路等を動作させるに必要な′″Ｈ″側の
最小パルス幅以下となり、該フリップ・フロップ回路等
が動作しなくなる。
また、逆にインバータ１−１ないし１−２Ｎの遅延時間
が第６図（Ａ）の標準遅延時間に比べ遅いときにも、得
られた２逓倍クロックの″Ｌルベルのパルス幅が狭くな
り、やはり、フリップ・フロップ回路等が動作しな（な
る。
が第６図（Ａ）の標準遅延時間に比べ遅いときにも、得
られた２逓倍クロックの″Ｌルベルのパルス幅が狭くな
り、やはり、フリップ・フロップ回路等が動作しな（な
る。
そのため、各インバータ１−１ないし１−２Ｎの伝搬遅
延時間が製造上ばらついても、集積回路を不良とするこ
とがないように、常にデユーティの優れた２遍倍クロッ
クを発生させることのできる逓信回路が望まれている。
延時間が製造上ばらついても、集積回路を不良とするこ
とがないように、常にデユーティの優れた２遍倍クロッ
クを発生させることのできる逓信回路が望まれている。
第１図は本発明に係る逓倍回路の原理構成図を示してお
り、１は遅延回路部、５は位相検出用遅延回路部、６は
位相検出部、７はセレクタを表わしている。符号２ない
し４は第５図めものに対応している。
り、１は遅延回路部、５は位相検出用遅延回路部、６は
位相検出部、７はセレクタを表わしている。符号２ない
し４は第５図めものに対応している。
遅延回路部１は集積回路で製造しやすいゲート回路・例
えばインバータで入力端子３に入力された入力クロック
ＣＫを遅延させる回路であり、直列に接続されたインバ
ータの偶数個の位置から遅延クロックＣＫＤ１．ＣＫＤ
２．ＣＫＤ３がそれぞれ抽出される構成となっている。
えばインバータで入力端子３に入力された入力クロック
ＣＫを遅延させる回路であり、直列に接続されたインバ
ータの偶数個の位置から遅延クロックＣＫＤ１．ＣＫＤ
２．ＣＫＤ３がそれぞれ抽出される構成となっている。
遅延クロックＣＫＤ２は入力端子３に入力される入力ク
ロックのＡ周期分位相が理論上ずれているとされる偶数
個のインバータの位置から抽出され、遅延クロックＣＫ
Ｄ１はその２つ前のインバータの位置から抽出され、ま
た遅延クロックＣＫＤ３はその２つ後のインバータの位
置からそれぞれ抽出されるようになっている。
ロックのＡ周期分位相が理論上ずれているとされる偶数
個のインバータの位置から抽出され、遅延クロックＣＫ
Ｄ１はその２つ前のインバータの位置から抽出され、ま
た遅延クロックＣＫＤ３はその２つ後のインバータの位
置からそれぞれ抽出されるようになっている。
位相検出用遅延回路部５は、遅延回路部１で遅延された
クロックを更に２個単位のインバータで遅延させたクロ
ックを得るための遅延回路であり。
クロックを更に２個単位のインバータで遅延させたクロ
ックを得るための遅延回路であり。
次に説明する位相検出部６で入力クロックＣＫの２周期
分以上の位相のずれている遅延クロックを検出するため
の位相検出用遅延クロックを発生させる回路である。
分以上の位相のずれている遅延クロックを検出するため
の位相検出用遅延クロックを発生させる回路である。
位相検出部６は位相検出用遅延回路部５から出力された
位相検出用遅延クロックを基に入力クロックＣＫのＡ周
期分以上の位相のずれている遅延クロックを検出する検
出回路であり、該位相検出用遅延クロックの位相検出用
遅延回路部５内の抽出されている位置に応じて、遅延回
路部１から抽出された遅延クロックＧＫＤＩ、ＣＫＤ２
．ＣＫＤ３のいずれかを選択させるセレクタ制御信号発
生回路となっている。
位相検出用遅延クロックを基に入力クロックＣＫのＡ周
期分以上の位相のずれている遅延クロックを検出する検
出回路であり、該位相検出用遅延クロックの位相検出用
遅延回路部５内の抽出されている位置に応じて、遅延回
路部１から抽出された遅延クロックＧＫＤＩ、ＣＫＤ２
．ＣＫＤ３のいずれかを選択させるセレクタ制御信号発
生回路となっている。
入力端子３に入力された入力クロックＣＫは。
遅延回路部ｌで遅延され、遅延クロックＣＫＤ １ない
しＣＫＤ２がセレクタ７に入力される。このとき集積回
路製造上入力クロックＣＫのＡ周期分位相の遅延された
クロックが遅延回路部１の遅延クロ７りＣＫＤ２を中心
に正規分布しているものと考えてよい。
しＣＫＤ２がセレクタ７に入力される。このとき集積回
路製造上入力クロックＣＫのＡ周期分位相の遅延された
クロックが遅延回路部１の遅延クロ７りＣＫＤ２を中心
に正規分布しているものと考えてよい。
一方２位相検出用遅延回路部５からは遅延クロックＣＫ
Ｄ３を更に遅延させた位相検出用遅延クロックが図示の
如く発生されており、これらの位相検出用遅延クロック
のいずれかの中に入力クロックＣＫのＡ周期分の位相を
超えた遅延クロックが発生している０位相検出用遅延回
路部５で発生されたこれらの位相検出用遅延クロンクハ
１位相検出部６で入力クロックＣＫのＡ周期分の位相を
最初に超えたく図示左端のクロックから順に調べて最初
に超えた）位相を有する位相検出用遅延クロックが検出
される。該位相検出部６で検出された入力クロックＣＫ
の２周期分の位相を最初に超えた位相を有する位相検出
用遅延クロックの位相検出用遅延回路部５での抽出位置
に対応したセレクタ制御信号が、該位相検出部６からセ
レクタ７へ出力される。これによりセレクタ７は位相検
出部６から出力されるセレクタ制御信号に応じて。
Ｄ３を更に遅延させた位相検出用遅延クロックが図示の
如く発生されており、これらの位相検出用遅延クロック
のいずれかの中に入力クロックＣＫのＡ周期分の位相を
超えた遅延クロックが発生している０位相検出用遅延回
路部５で発生されたこれらの位相検出用遅延クロンクハ
１位相検出部６で入力クロックＣＫのＡ周期分の位相を
最初に超えたく図示左端のクロックから順に調べて最初
に超えた）位相を有する位相検出用遅延クロックが検出
される。該位相検出部６で検出された入力クロックＣＫ
の２周期分の位相を最初に超えた位相を有する位相検出
用遅延クロックの位相検出用遅延回路部５での抽出位置
に対応したセレクタ制御信号が、該位相検出部６からセ
レクタ７へ出力される。これによりセレクタ７は位相検
出部６から出力されるセレクタ制御信号に応じて。
例えば遅延回路部ｌを構成するインバータの動作時間が
速いときには遅延クロックＣＫＤ３が選択され、また逆
に遅延回路部ｌを構成するインバータの動作時間が遅い
ときには遅延クロックＣＫＤ１が選択される。
速いときには遅延クロックＣＫＤ３が選択され、また逆
に遅延回路部ｌを構成するインバータの動作時間が遅い
ときには遅延クロックＣＫＤ１が選択される。
この様に遅延回路部１内のインバータの実動作時間に応
じて選択された遅延クロックＣＫＤ ＬないしＣＫＤ３
の中の１遅延クロフクが１元の入力クロックＣＫと排他
的オア回路２で排他的オアがとられ、出力端子４に周波
数が２倍のクロックＣＫ２Ｆが出力され、デエーテイの
優れた２逓倍クロックが生成される。
じて選択された遅延クロックＣＫＤ ＬないしＣＫＤ３
の中の１遅延クロフクが１元の入力クロックＣＫと排他
的オア回路２で排他的オアがとられ、出力端子４に周波
数が２倍のクロックＣＫ２Ｆが出力され、デエーテイの
優れた２逓倍クロックが生成される。
以下図面を参照しつつ本発明の一実施例を説明する。
第２図は本発明に係る逓倍回路の一実施例回路構成、第
３図、第４図はそのタイムチャートを示している。
３図、第４図はそのタイムチャートを示している。
第２図において、符号１，２．５．７は第１図のものに
対応し、３．４は第５図のものに対応している。符号８
ないし１２はフリップ・フロップ回路、１３はデコーダ
回路、１４は時定数回路を表わしている。
対応し、３．４は第５図のものに対応している。符号８
ないし１２はフリップ・フロップ回路、１３はデコーダ
回路、１４は時定数回路を表わしている。
遅延回路部ｌには、入力端子３に入力される入カフロッ
クＣＫの周期Ｔ、に対し理論上Ａの位相分遅延するイン
バータの偶数個の位置すから抽出された遅延クロックＣ
ＫＤｂ、該遅延クロックＣＫＤｂより２個前のインバー
タの位置ａから抽出された遅延クロックＣＫＤａ、及び
遅延クロックＣＫＤｂより２個後のインバータの位置Ｃ
から抽出された遅延クロックＣＫＤｃが出力され、セレ
クタに各遅延クロックＣＫＤａ、ＣＫＤｂ、ＣＫＤｃが
入力されるようになっている。そして遅延回路部ｌを構
成する各インバータの動作時間が標準のＴ、であるとし
たとき、すなわちインバータ１個の標準遅延時間をＴ、
とじたとき、遅延クロックＣＫＤｂが入力クロックＣＫ
の周期ＴｏのＡの位相分遅延するように、インバータの
数ＮはＮ−（Ｔｏ ／４）ｘ１／Ｔｓ となる整数でかつ偶数の位置すか′ら、上記遅延クロッ
クＣＫＤｂが出力されるように構成されている。
クＣＫの周期Ｔ、に対し理論上Ａの位相分遅延するイン
バータの偶数個の位置すから抽出された遅延クロックＣ
ＫＤｂ、該遅延クロックＣＫＤｂより２個前のインバー
タの位置ａから抽出された遅延クロックＣＫＤａ、及び
遅延クロックＣＫＤｂより２個後のインバータの位置Ｃ
から抽出された遅延クロックＣＫＤｃが出力され、セレ
クタに各遅延クロックＣＫＤａ、ＣＫＤｂ、ＣＫＤｃが
入力されるようになっている。そして遅延回路部ｌを構
成する各インバータの動作時間が標準のＴ、であるとし
たとき、すなわちインバータ１個の標準遅延時間をＴ、
とじたとき、遅延クロックＣＫＤｂが入力クロックＣＫ
の周期ＴｏのＡの位相分遅延するように、インバータの
数ＮはＮ−（Ｔｏ ／４）ｘ１／Ｔｓ となる整数でかつ偶数の位置すか′ら、上記遅延クロッ
クＣＫＤｂが出力されるように構成されている。
位相検出用遅延回路部５は、入力クロックＣＫの周期Ｔ
０の１以上の位相分遅延する位相検出用遅延クロックを
得るべく、遅延回路部１の次段にＮ＋２個の遅延用イン
バータが用意されている。
０の１以上の位相分遅延する位相検出用遅延クロックを
得るべく、遅延回路部１の次段にＮ＋２個の遅延用イン
バータが用意されている。
第２図はＮ−６の例が示されており、該位相検出用遅延
回路部５内のインバータの偶数個の位置Ｃ２ｄ、ｅ、ｒ
、ｇから位相検出用遅延クロックがそれぞれ抽出され、
対応して設けられているフリップ・フロップ回路８ない
し１２にそれぞれ入力されるようになっている。これら
のフリップ・フロップ回路８ないし１２と位相検出用遅
延回路部５とによって、入力クロックＣＫのＡの周期の
位相分を超える位相検出用遅延クロックが検出されるよ
うになっている。
回路部５内のインバータの偶数個の位置Ｃ２ｄ、ｅ、ｒ
、ｇから位相検出用遅延クロックがそれぞれ抽出され、
対応して設けられているフリップ・フロップ回路８ない
し１２にそれぞれ入力されるようになっている。これら
のフリップ・フロップ回路８ないし１２と位相検出用遅
延回路部５とによって、入力クロックＣＫのＡの周期の
位相分を超える位相検出用遅延クロックが検出されるよ
うになっている。
デコーダ回路１３は上記フリップ・フロップ回路８ない
し１２から出力される信号の組合せに応じて、セレクタ
７に入力されている遅延回路部１からの遅延クロックＣ
ＫＤａ、ＣＫＤｂ、ＣＫＤＣのどの遅延クロックを選択
するかのセレクタ制御信号ｌを出力する。
し１２から出力される信号の組合せに応じて、セレクタ
７に入力されている遅延回路部１からの遅延クロックＣ
ＫＤａ、ＣＫＤｂ、ＣＫＤＣのどの遅延クロックを選択
するかのセレクタ制御信号ｌを出力する。
また時定数回路１４はデコーダ回路１３から出力される
セレクタ制御信号ｌが変化することによりて・排他的オ
ア回路２から出力される２逓倍クロックＣＫ２Ｆのジッ
タを抑圧するために設けられたものである。
セレクタ制御信号ｌが変化することによりて・排他的オ
ア回路２から出力される２逓倍クロックＣＫ２Ｆのジッ
タを抑圧するために設けられたものである。
入力端子３に入力された周波数ｆの入力クロックＣＫは
、遅延回路部１内の直列に接続されたインバータを伝搬
されてゆく、このとき偶数個のインバータの位置ａ、ｂ
、Ｃからそれぞれ抽出された遅延クロックＣＫＤａ、Ｃ
ＫＤｂ、ＣＫＤｃがセレクタ７に入力される。
、遅延回路部１内の直列に接続されたインバータを伝搬
されてゆく、このとき偶数個のインバータの位置ａ、ｂ
、Ｃからそれぞれ抽出された遅延クロックＣＫＤａ、Ｃ
ＫＤｂ、ＣＫＤｃがセレクタ７に入力される。
遅延回路部１を構成する各インバータが標準の動作時間
で作動するとき、上記遅延クロックＣＫＤｂの遅延時間
は、第３図図示の如く入力クロックＣＫの周期Ｔ、の約
Ａの位相分となっている。
で作動するとき、上記遅延クロックＣＫＤｂの遅延時間
は、第３図図示の如く入力クロックＣＫの周期Ｔ、の約
Ａの位相分となっている。
またこのとき２位相検出用遅延回路部５内の位置ｅから
抽出されている位相検出用遅延クロックの遅延時間は、
入力クロックのＣＫの周期Ｔ、のＡの位相分を超えてお
り、フリップ・フロップ回路ｌＯから第３図図示の如＜
＠Ｈ”の信号が出力される。同様にフリップ・フロップ
回路１１．１２からも“Ｈ”の信号が出力されるが、フ
リップ・フロップ回路８．９から′Ｌ“の信号が出力さ
れる。これらの各フリップ・フロップ回路８ないし１２
の組合せのデータがデコーダ回路１３でデコードされ９
時定数回路１４を介して遅延回路部１からの遅延クロッ
クＣＫＤｂを選択するセレクタ制御信号五をセレクタ７
へ向けて出力する。
抽出されている位相検出用遅延クロックの遅延時間は、
入力クロックのＣＫの周期Ｔ、のＡの位相分を超えてお
り、フリップ・フロップ回路ｌＯから第３図図示の如＜
＠Ｈ”の信号が出力される。同様にフリップ・フロップ
回路１１．１２からも“Ｈ”の信号が出力されるが、フ
リップ・フロップ回路８．９から′Ｌ“の信号が出力さ
れる。これらの各フリップ・フロップ回路８ないし１２
の組合せのデータがデコーダ回路１３でデコードされ９
時定数回路１４を介して遅延回路部１からの遅延クロッ
クＣＫＤｂを選択するセレクタ制御信号五をセレクタ７
へ向けて出力する。
セレクタ７で選択された遅延クロックＣＫＤｂは、排他
的オア回路２で入力クロックＣＫと排他的オアがとられ
、第３図図示の如くデユーティのよい２逓倍クロックＣ
Ｋ２Ｆが出力端子４へ出力される。
的オア回路２で入力クロックＣＫと排他的オアがとられ
、第３図図示の如くデユーティのよい２逓倍クロックＣ
Ｋ２Ｆが出力端子４へ出力される。
なお２時定数回路１４は位相検出用として動作 ゛す
るフリップ・フロップ回路８ないし１２のデータが、一
定時間以上変化しないときに限りセレクト制御信号を更
新し、排他的オア回路２から生成される２逓倍クロック
ＣＫ２Ｆのジッタを抑制するように動作する。
るフリップ・フロップ回路８ないし１２のデータが、一
定時間以上変化しないときに限りセレクト制御信号を更
新し、排他的オア回路２から生成される２逓倍クロック
ＣＫ２Ｆのジッタを抑制するように動作する。
第４図のタイムチャートは遅延回路部１の遅延時間が最
小のときのものを示している。
小のときのものを示している。
このとき９位相検出用遅延回路部５内の位置ｇから抽出
されている位相検出用遅延クロックの遅延時間は、入力
クロ、りＣＫの周期Ｔ、のＡの位相分を超えており、フ
リップ・フロップ回路１２から第４図図示の如く“Ｈ”
の信号が出力される。
されている位相検出用遅延クロックの遅延時間は、入力
クロ、りＣＫの周期Ｔ、のＡの位相分を超えており、フ
リップ・フロップ回路１２から第４図図示の如く“Ｈ”
の信号が出力される。
他のフリップ・フロップ回路８ないし１１はすべて＠Ｌ
″の信号を出力する。これらの各フリップ・フロップ回
路８ないし１２の組合せのデータがデコーダ回路１３で
デコードされ２時定数回路１４を介して遅延回路部１か
らの遅延クロックＣＫＤｃを選択するセレクト制御信号
ｉをセレクタへ向けて出力する。
″の信号を出力する。これらの各フリップ・フロップ回
路８ないし１２の組合せのデータがデコーダ回路１３で
デコードされ２時定数回路１４を介して遅延回路部１か
らの遅延クロックＣＫＤｃを選択するセレクト制御信号
ｉをセレクタへ向けて出力する。
セレクタ７で選択された遅延クロックＣＫＤｃは、排他
的オア回路２で入力クロックＣＫと排他的オアがとられ
、第４図図示の如くデエーティのよい２逓倍クロックＣ
Ｋ２Ｆが出力端子４へ出力される。
的オア回路２で入力クロックＣＫと排他的オアがとられ
、第４図図示の如くデエーティのよい２逓倍クロックＣ
Ｋ２Ｆが出力端子４へ出力される。
なお遅延回路部１の遅延時間が標準の遅延時間よりも遅
いときには、セレクタ７は遅延クロ７りＣＫＤａを選択
するように制御され、該遅延クロックＣＫＤａと元の入
力クロックＣＫとの排他的オアがとられ、デエーティの
よい２逓倍クロックＧＫ２Ｆが出力端子４へ出力される
ことは言うまでもない。
いときには、セレクタ７は遅延クロ７りＣＫＤａを選択
するように制御され、該遅延クロックＣＫＤａと元の入
力クロックＣＫとの排他的オアがとられ、デエーティの
よい２逓倍クロックＧＫ２Ｆが出力端子４へ出力される
ことは言うまでもない。
遅延回路部１及び位相検出用遅延回路部５の遅延素子と
して入出力反転回路のインバータを２個単位で取扱って
いるが、該２個単位のインバータに換え、入出力が同一
信号となるバッファを遅延素子として用いることができ
る。このときは入出力が同一信号であるので、インバー
タのときと異なり、任意の位置から遅延クロック、位相
検出用遅延クロックを抽出することができる。
して入出力反転回路のインバータを２個単位で取扱って
いるが、該２個単位のインバータに換え、入出力が同一
信号となるバッファを遅延素子として用いることができ
る。このときは入出力が同一信号であるので、インバー
タのときと異なり、任意の位置から遅延クロック、位相
検出用遅延クロックを抽出することができる。
〔発明の効果］
以上説明した如く２本発明によれば、デエーティの良い
２遍倍クロックを発生させることができ。
２遍倍クロックを発生させることができ。
遅延素子のバラツキによる動作不良となるべき集積回路
を救済することができる。また２逓倍信号のパルス幅の
ばらつきを遅延用ゲート回路の２個分に抑えることがで
きる。
を救済することができる。また２逓倍信号のパルス幅の
ばらつきを遅延用ゲート回路の２個分に抑えることがで
きる。
第１図は本発明に係る逓倍回路の原理構成図。
第２図は本発明に係る逓信回路の一実施例回路構成、第
３図、第４図はそのタイムチャート、第５図は従来の回
路構成、第６図はそのタイムチャートを示している。 図中、１は遅延回路部、２は排他的オア回路。 ５は位相検出用遅延回路部、６は位相検出部、７はセレ
クタ、８ないし１２はフリップ・フロップ回路、１３は
デコーダ回路、１４は時定数回路を表わしている。
３図、第４図はそのタイムチャート、第５図は従来の回
路構成、第６図はそのタイムチャートを示している。 図中、１は遅延回路部、２は排他的オア回路。 ５は位相検出用遅延回路部、６は位相検出部、７はセレ
クタ、８ないし１２はフリップ・フロップ回路、１３は
デコーダ回路、１４は時定数回路を表わしている。
Claims (1)
- 【特許請求の範囲】 遅延用ゲート回路を直列接続し、その動作時間を利用し
て入力クロックを遅延させ、この遅延された遅延クロッ
クと元の入力クロックとから２倍の周波数のクロックを
生成する集積回路の逓倍回路において、 上記遅延用ゲート回路が標準動作時間で動作するものと
したとき、遅延クロックの位相が入力クロックの１／４
位相遅れとなる遅延用ゲート回路の位置、及びこの位置
から±ｎ個分のゲート回路の位置から遅延クロックをそ
れぞれ出力する遅延回路部（１）と、 該遅延回路部（１）に直列に遅延用ゲートをｎ個単位で
接続され、各接続位置で位相検出用クロックをそれぞれ
出力する位相検出用遅延回路部（５）と、 該位相検出用遅延回路部（５）から出力される位相検出
用クロックの位相の遅れが、入力クロックの１／２位相
を超える位相検出用クロックを検出する位相検出部（６
）と、 該位相検出部（６）によって検出された位相検出用クロ
ックの位相検出用遅延回路部（５）の抽出位置に応じて
、上記遅延回路部（１）の遅延クロックを選択するセレ
クタ（７）と、 該セレクタ（７）で選択された遅延クロックと元の入力
クロックとから２倍の周波数のクロックを生成する排他
的オア回路（２） とを備え、定められた閾値内に生成された２逓倍クロッ
クのパルス幅のばらつきを納めるようにしたことを特徴
とする逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078317A JPS63245010A (ja) | 1987-03-31 | 1987-03-31 | 逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078317A JPS63245010A (ja) | 1987-03-31 | 1987-03-31 | 逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63245010A true JPS63245010A (ja) | 1988-10-12 |
Family
ID=13658562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078317A Pending JPS63245010A (ja) | 1987-03-31 | 1987-03-31 | 逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63245010A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5786715A (en) * | 1996-06-21 | 1998-07-28 | Sun Microsystems, Inc. | Programmable digital frequency multiplier |
| US6731708B1 (en) | 1997-12-17 | 2004-05-04 | Nec Corporation | Clock signal control device |
| JP2013232275A (ja) * | 2008-10-02 | 2013-11-14 | Internatl Business Mach Corp <Ibm> | ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 |
-
1987
- 1987-03-31 JP JP62078317A patent/JPS63245010A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5786715A (en) * | 1996-06-21 | 1998-07-28 | Sun Microsystems, Inc. | Programmable digital frequency multiplier |
| US6731708B1 (en) | 1997-12-17 | 2004-05-04 | Nec Corporation | Clock signal control device |
| JP2013232275A (ja) * | 2008-10-02 | 2013-11-14 | Internatl Business Mach Corp <Ibm> | ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 |
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