JPS6324721A - 出力回路 - Google Patents
出力回路Info
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- JPS6324721A JPS6324721A JP61168639A JP16863986A JPS6324721A JP S6324721 A JPS6324721 A JP S6324721A JP 61168639 A JP61168639 A JP 61168639A JP 16863986 A JP16863986 A JP 16863986A JP S6324721 A JPS6324721 A JP S6324721A
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- JP
- Japan
- Prior art keywords
- output
- transition time
- terminal
- transistor
- fluctuation
- Prior art date
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- Pending
Links
- 230000007704 transition Effects 0.000 claims abstract description 11
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特に出力のスイッチングノイ
ズを低減した出力回路に関する。
ズを低減した出力回路に関する。
半導体集積（ロ）路Ｖｃおいて、出力回路は内部回路の
処理動作結果を外部へ伝達する役割を持つ。
処理動作結果を外部へ伝達する役割を持つ。
以下の説明は従来例９本発明の実施例共に説明の便宜上
へチャンネルＭＯ８［界効果トランジスタ（以下ＦＥＴ
と略記）を例にとって述べるが、あくまでも便宜上であ
って本発明の本質にかかわる事柄ではない。
へチャンネルＭＯ８［界効果トランジスタ（以下ＦＥＴ
と略記）を例にとって述べるが、あくまでも便宜上であ
って本発明の本質にかかわる事柄ではない。
第３図は、従来から今日に至るまで広く使用されている
出力回路でア夛、第４図は第３図の回路における従来の
動作タイミング図である。第３図においてＦＥＴＱＩＩ
のドレインは寄生インダクタンスＬｌの一端と接続され
、ゲートには第１の入力端子ＩＮＡが接続され、ソース
はＦＥＴＱＩ２のドレイン及び出力端子（ＪＵＴに接続
され、１ｍ。
出力回路でア夛、第４図は第３図の回路における従来の
動作タイミング図である。第３図においてＦＥＴＱＩＩ
のドレインは寄生インダクタンスＬｌの一端と接続され
、ゲートには第１の入力端子ＩＮＡが接続され、ソース
はＦＥＴＱＩ２のドレイン及び出力端子（ＪＵＴに接続
され、１ｍ。
ＦＥＴＱＩ２のゲートには第２の入力端子ＩＮＢが接続
さ几、ソースは寄生インダクタンスＬ２の一端に接続さ
れ寄生インダクタンスＬ２の他端は接地され前記寄生イ
ンダクタンスＬｌの他端は足宛諒に接続されており出力
端子（ＪＵ’ｌＪＣは、外部から主に大きな容量性負荷
Ｃが接続されている。
さ几、ソースは寄生インダクタンスＬ２の一端に接続さ
れ寄生インダクタンスＬ２の他端は接地され前記寄生イ
ンダクタンスＬｌの他端は足宛諒に接続されており出力
端子（ＪＵ’ｌＪＣは、外部から主に大きな容量性負荷
Ｃが接続されている。
ここで寄生インダクタンスＬｌ及びＬ２は半導体集積回
路に２ける配線材料わるいは外装材料の性質によって不
可避附に生ずる寄生素子である。
路に２ける配線材料わるいは外装材料の性質によって不
可避附に生ずる寄生素子である。
第３図の回路の動作を第４図を参照しながら説明する。
最初、第１の入力端子ＩＮＡにおける電圧波形（１０１
）が高電位、第２の入力端子ＩＮＢにおける電圧波形（
１０２）が接地電位とすると、ＦＥＴＱｌｔは導通し、
ＦＥＴＱ１２は非導通となっているため、出力端子（Ｊ
ＵＴにおける電圧波形（１０３）は高電位になっている
う 次に第１の入力端子ＩＮＡの電圧波形（ｔｏＢを接地電
位として、ＮＭＣＪＳＱＩＩを非導通とすると、この状
態では出力端子（ＪＵＴにおける電圧波形（１０３）は
容量性負荷Ｃに蓄えられた電荷により高電位に保たれて
いる。
）が高電位、第２の入力端子ＩＮＢにおける電圧波形（
１０２）が接地電位とすると、ＦＥＴＱｌｔは導通し、
ＦＥＴＱ１２は非導通となっているため、出力端子（Ｊ
ＵＴにおける電圧波形（１０３）は高電位になっている
う 次に第１の入力端子ＩＮＡの電圧波形（ｔｏＢを接地電
位として、ＮＭＣＪＳＱＩＩを非導通とすると、この状
態では出力端子（ＪＵＴにおける電圧波形（１０３）は
容量性負荷Ｃに蓄えられた電荷により高電位に保たれて
いる。
次に第２の入力端子ＩＮＢの電圧波形（ｌｔ１２）を高
電位としてＩｉ”ＥＴＱｌＺを導通させ、容量性負荷Ｃ
に蓄えられた電荷を放電する事にエフ出力端子（ＪＬＩ
Ｔにおける電圧波形（１０３）を接地電位としている。
電位としてＩｉ”ＥＴＱｌＺを導通させ、容量性負荷Ｃ
に蓄えられた電荷を放電する事にエフ出力端子（ＪＬＩ
Ｔにおける電圧波形（１０３）を接地電位としている。
ここで第２の入力端子ＩＮＢの電圧波形（１０２）が高
電位となる時刻から出力端子（ＪＵＴにおける電圧波形
（１０３）が接地電位になる時刻までの出力応答時間ｔ
は短かいほど、半導体集積回路全体としての動作速度の
高速化に寄与するため、前記波形（１０２）の立上りを
急峻にしたフ、ＦＥＴＱ１２のトランジスタサイズを大
きく設定したりする事により容量性負荷Ｃに蓄えられた
電荷を高速に放電させている。
電位となる時刻から出力端子（ＪＵＴにおける電圧波形
（１０３）が接地電位になる時刻までの出力応答時間ｔ
は短かいほど、半導体集積回路全体としての動作速度の
高速化に寄与するため、前記波形（１０２）の立上りを
急峻にしたフ、ＦＥＴＱ１２のトランジスタサイズを大
きく設定したりする事により容量性負荷Ｃに蓄えられた
電荷を高速に放電させている。
第４図には示していないが回路の対称性から第１の入力
端子ＩＮＡの電圧波形（１０１）を高電位とする事によ
り出力端子ＯＵＴの電圧波形（１０３）を接地電位から
高電位へと変化させる場合も同様でるる。
端子ＩＮＡの電圧波形（１０１）を高電位とする事によ
り出力端子ＯＵＴの電圧波形（１０３）を接地電位から
高電位へと変化させる場合も同様でるる。
しかしながら、以上説明してきた従来の出刃回路におい
ては、高速化するほど寄生インダクタンスＬｌ及びＬ２
の影響が無視で＠なくなり、例えは出力端子（ＪＵＴの
電圧波形（１０３）が高電位から接地電位へ変化する場
合、第５囚のタイミング図に示す様にリンキングを生じ
やすくなる。ｂるいはこの出力のスイッチング時の内部
接地電位のゆｉも大きくなるとい、う欠点がめった。
ては、高速化するほど寄生インダクタンスＬｌ及びＬ２
の影響が無視で＠なくなり、例えは出力端子（ＪＵＴの
電圧波形（１０３）が高電位から接地電位へ変化する場
合、第５囚のタイミング図に示す様にリンキングを生じ
やすくなる。ｂるいはこの出力のスイッチング時の内部
接地電位のゆｉも大きくなるとい、う欠点がめった。
（問題点を解決するための手段〕
不発明の出力回路は、出力端子と接地端子間に接続され
た出力へ１０Ｓトランジスタを含み、出力負荷容量Ｃ１
接地端子のインダクタンスＬ、出力電圧振巾■、前記出
力ＭＯＢ ）ランジスタの遷移時間Ｔ及び内部接地電位
のゆれΔ■の間に徴としている。
た出力へ１０Ｓトランジスタを含み、出力負荷容量Ｃ１
接地端子のインダクタンスＬ、出力電圧振巾■、前記出
力ＭＯＢ ）ランジスタの遷移時間Ｔ及び内部接地電位
のゆれΔ■の間に徴としている。
第１図は不発明の一実施例であり、第３図に関して説明
した部分と同部分を同記号で指示しておる。
した部分と同部分を同記号で指示しておる。
本実施例が第３図従来例と相異する点は入力端子に２け
る電圧波形めるいはトランジスタの電流能力に関しての
みでろる。
る電圧波形めるいはトランジスタの電流能力に関しての
みでろる。
すなわち前述した様に出力遷移時間’１１’ＶＣおいて
を満足する様に入力端子における電圧波形あるいはトラ
ンジスタの電流が調整されているのである。
を満足する様に入力端子における電圧波形あるいはトラ
ンジスタの電流が調整されているのである。
即ち、接地電位のゆれΔ■を許容値内におさえるには式
（１）を滴定すように遷移時間Ｔを設定すればよい。
（１）を滴定すように遷移時間Ｔを設定すればよい。
ここで式（１）を導出しよう。第２図は遷移時間Ｔにお
ける出力電流工を三角成形に簡単化して示したものでる
る。出力負荷Ｃに蓄えられた電荷Ｑ＝ＣＶを第２図に示
す出力電流にて放電すると、電流変化ｄＩ／ｄｔは ｌ ｐ ＝Ｑ／ Ｔ ＝ ２°Ｖ／１゛でろるから、 ｄｌ／ｄｔ＝１ｐ／工＝４ＣＶ／Ｔ 即ち、 Δ■≧Ｌ ＠ｄＩ／ｄｔ＝４ＬＣＶ／Ｔ２と
なり、式は）が得られた。
ける出力電流工を三角成形に簡単化して示したものでる
る。出力負荷Ｃに蓄えられた電荷Ｑ＝ＣＶを第２図に示
す出力電流にて放電すると、電流変化ｄＩ／ｄｔは ｌ ｐ ＝Ｑ／ Ｔ ＝ ２°Ｖ／１゛でろるから、 ｄｌ／ｄｔ＝１ｐ／工＝４ＣＶ／Ｔ 即ち、 Δ■≧Ｌ ＠ｄＩ／ｄｔ＝４ＬＣＶ／Ｔ２と
なり、式は）が得られた。
例えは、Ｃ＝ｔｏｏｐＦ 、Ｌ＝３０ｎＨ、Ｖ＝３Ｖ。
に対しΔ■≦０，３■とするためには、＝１０．９ （
ｎ５ｅｃ ） とすれはよい。
ｎ５ｅｃ ） とすれはよい。
〔発明の効果〕
以上説明したように、本発明は、式（１）を満たすよう
に出力遷移時間を、より具体的には出力トランジスタの
サイズを設定することにより、出力遷移時の接地電位の
ゆれを所望の値以下に押えることができる効果がある。
に出力遷移時間を、より具体的には出力トランジスタの
サイズを設定することにより、出力遷移時の接地電位の
ゆれを所望の値以下に押えることができる効果がある。
第１図は本発明の出力回路を示す回路図、第２図は第１
図における動作図、第３図は従来例の出力回路を示す回
路図、第４図は同じくタイミング図である。 １０１・・・・・・出力駆動信号（ＩＮＡ）、１０２・
・・・・・出力駆動信号（ＩＮＢ）、１０３・・・・・
・出力政形（ｕｕ’ｒ）。 ≦ｕ４１鳴 代理人 弁理士 内 原 日１ 、ご。 Ｘ、ｌ 庫 ｌ 固 斗 ２ 勿
図における動作図、第３図は従来例の出力回路を示す回
路図、第４図は同じくタイミング図である。 １０１・・・・・・出力駆動信号（ＩＮＡ）、１０２・
・・・・・出力駆動信号（ＩＮＢ）、１０３・・・・・
・出力政形（ｕｕ’ｒ）。 ≦ｕ４１鳴 代理人 弁理士 内 原 日１ 、ご。 Ｘ、ｌ 庫 ｌ 固 斗 ２ 勿
Claims (1)
- 【特許請求の範囲】 出力端子と接地端子間に接続された出力ＭＯＳトランジ
スタを含み、出力負荷容量Ｃ、接地端子のインダクタン
スＬ、出力電圧振巾Ｖ、前記出力ＭＯＳトランジスタの
遷移時間Ｔ及び内部接地電異のゆれ△Ｖの間にＴ≧√（
４ＬＣＶ／△Ｖ）が成立つようにした ことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168639A JPS6324721A (ja) | 1986-07-16 | 1986-07-16 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168639A JPS6324721A (ja) | 1986-07-16 | 1986-07-16 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324721A true JPS6324721A (ja) | 1988-02-02 |
Family
ID=15871768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168639A Pending JPS6324721A (ja) | 1986-07-16 | 1986-07-16 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5345421A (en) * | 1991-06-28 | 1994-09-06 | Hitachi, Ltd. | High speed, low noise semiconductor storage device |
-
1986
- 1986-07-16 JP JP61168639A patent/JPS6324721A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5345421A (en) * | 1991-06-28 | 1994-09-06 | Hitachi, Ltd. | High speed, low noise semiconductor storage device |
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