JPS63247971A - デ−タ遅延回路 - Google Patents
デ−タ遅延回路Info
- Publication number
- JPS63247971A JPS63247971A JP62077443A JP7744387A JPS63247971A JP S63247971 A JPS63247971 A JP S63247971A JP 62077443 A JP62077443 A JP 62077443A JP 7744387 A JP7744387 A JP 7744387A JP S63247971 A JPS63247971 A JP S63247971A
- Authority
- JP
- Japan
- Prior art keywords
- data
- delay
- circuit
- power source
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、磁気ディスク装置のデータ書き込み／読み取
り回路に使用されるデータ遅延回路に関し、特に、ゲー
ト遅延素子の製造バラツキを吸収し、データ遅延時間を
精密に調整することが可能なデータ遅延回路に関する。
り回路に使用されるデータ遅延回路に関し、特に、ゲー
ト遅延素子の製造バラツキを吸収し、データ遅延時間を
精密に調整することが可能なデータ遅延回路に関する。
従来、ビデオディスク・プレーヤ等において、遅延回路
の遅延時間を正確に決める場合１例えば。
の遅延時間を正確に決める場合１例えば。
特開昭５８−３５７０３号公報に記載されている方法で
は、ビデオディスク・プレーヤの検出ＦＭ信号等の時間
軸の遅延量を、ＣＣＤ等から構成される可変遅延回路を
用いて精密に設定している。
は、ビデオディスク・プレーヤの検出ＦＭ信号等の時間
軸の遅延量を、ＣＣＤ等から構成される可変遅延回路を
用いて精密に設定している。
しかし、磁気ディスク装置においては、データ書き込み
／読み取り弁別回路はＬＳＩ化され、ＥＣＬ ＬＳＩ
からＣ−ＭＯＳ ＬＳＩに置き換える際、Ｃ−ＭＯＳ
ＬＳＩにおけるゲート遅延素子を用いた遅延回路の
製造プロセスのロットバラツキ等により、書き込み補償
回路のデータ遅延時間を高精度で決めることができない
という問題がある。
／読み取り弁別回路はＬＳＩ化され、ＥＣＬ ＬＳＩ
からＣ−ＭＯＳ ＬＳＩに置き換える際、Ｃ−ＭＯＳ
ＬＳＩにおけるゲート遅延素子を用いた遅延回路の
製造プロセスのロットバラツキ等により、書き込み補償
回路のデータ遅延時間を高精度で決めることができない
という問題がある。
このため、ゲート遅延素子による遅延回路の遅延量を、
゛グー８１段分毎に切替タップを設けて設定する方法が
考えられる。
゛グー８１段分毎に切替タップを設けて設定する方法が
考えられる。
上記従来技術では、可変遅延回路はビデオディスク・プ
レーヤ等の記録再生という場合に限定され、磁気ディス
ク装置のデータ書き込み／読み取り弁別回路で用いられ
る遅延回路には使用できない。
レーヤ等の記録再生という場合に限定され、磁気ディス
ク装置のデータ書き込み／読み取り弁別回路で用いられ
る遅延回路には使用できない。
また、ゲート遅延素子毎に切替タップを出して遅延量を
設定する方法では、切替タップ数の増大し、しかも、遅
延時間のきざみがゲート遅延素子１儒当たりの遅延量と
なるため、分解能が悪いという問題があった。
設定する方法では、切替タップ数の増大し、しかも、遅
延時間のきざみがゲート遅延素子１儒当たりの遅延量と
なるため、分解能が悪いという問題があった。
本発明の目的は、磁気ディスク装置のデータ書き込み／
読み取り弁別回路等において、ゲート遅延素子から構成
され、遅延時間を高精度で設定することが可能なデータ
遅延回路を提供することにある。
読み取り弁別回路等において、ゲート遅延素子から構成
され、遅延時間を高精度で設定することが可能なデータ
遅延回路を提供することにある。
上記目的を達成するため１本発明のデータ遅延回路は、
Ｃ−ＭＯＳ等のゲート遅延素子および。
Ｃ−ＭＯＳ等のゲート遅延素子および。
該ゲート遅延素子の電源電圧を任意に変更する手段（電
圧可変電源）を備えたことに特徴がある。
圧可変電源）を備えたことに特徴がある。
本発明においては、Ｃ−ＭＯＳ等のゲート遅延素子の遅
延時間の電圧依存性を利用し、データ遅延回路の電圧可
変電源により、ゲート遅延素子の遅延時間の製造バラツ
キを吸収して、ＴＩ密にゲート遅れを生じさせる。
延時間の電圧依存性を利用し、データ遅延回路の電圧可
変電源により、ゲート遅延素子の遅延時間の製造バラツ
キを吸収して、ＴＩ密にゲート遅れを生じさせる。
第１図は、本発明の一実施例におけるデータ遅延回路の
説明図である。
説明図である。
このゲート遅延素子の遅延時間と電源電圧との定性的な
関係については１例えば、第１図（ａ）のように、金属
酸化膜電界効果トランジスタ回路における金ａｍ化膜電
界効果トランジスタのコンダクタンスをＧとして、出力
Ｇ。ＵＴと接地間の容量をＣＬとし、ＣＬに充電、また
はＣＬから放電する電流を工。８とすると、電流工。８
は電源電圧Ｖ。０とコンダクタンスＧとの積に比例する
（ＩＯ［］”Ｇ・Ｖｃｃ）。
関係については１例えば、第１図（ａ）のように、金属
酸化膜電界効果トランジスタ回路における金ａｍ化膜電
界効果トランジスタのコンダクタンスをＧとして、出力
Ｇ。ＵＴと接地間の容量をＣＬとし、ＣＬに充電、また
はＣＬから放電する電流を工。８とすると、電流工。８
は電源電圧Ｖ。０とコンダクタンスＧとの積に比例する
（ＩＯ［］”Ｇ・Ｖｃｃ）。
従って、このようなゲート遅延素子では、電源電圧ＶＣ
Ｃが増加すると、電流Ｉ。６も増加し、ＣＬの充放電時
間は短縮されて、遅延時間も短縮される。
Ｃが増加すると、電流Ｉ。６も増加し、ＣＬの充放電時
間は短縮されて、遅延時間も短縮される。
また、逆に電源電圧Ｖ。０が減少すると、遅延時間は増
加する。
加する。
このため、（ｂ）のように、電圧可変電源（ＲＥＧ）１
、およびｎ段接続されたゲート遅延素子２を備え、電源
電圧ＶＣＣにより、入力データＤｉを入力すると、時間
ｔだけ遅延した出力データＤ、を得るデータ遅延回路に
おいて、（ｃ）のように、電圧可変電源１により電ｇ電
圧ｖｃｏを、ＶｏＣ＋Δ■、あるいはＶ。。−ΔＶに変
更すると、ゲート遅延素子２の遅延時間Ｔは、Ｌから１
７、あるいはｔ′に微調整され、それらの時間だけ遅延
した出力データＤ０を得る。なお、遅延時間を配分する
場合は、ｎ個のゲート素子２の両端の遅延時間を測定し
て比例配分する。
、およびｎ段接続されたゲート遅延素子２を備え、電源
電圧ＶＣＣにより、入力データＤｉを入力すると、時間
ｔだけ遅延した出力データＤ、を得るデータ遅延回路に
おいて、（ｃ）のように、電圧可変電源１により電ｇ電
圧ｖｃｏを、ＶｏＣ＋Δ■、あるいはＶ。。−ΔＶに変
更すると、ゲート遅延素子２の遅延時間Ｔは、Ｌから１
７、あるいはｔ′に微調整され、それらの時間だけ遅延
した出力データＤ０を得る。なお、遅延時間を配分する
場合は、ｎ個のゲート素子２の両端の遅延時間を測定し
て比例配分する。
このように、電源電圧を可変とすることにより、所望の
遅延時間を高精度で得ることが可能である。
遅延時間を高精度で得ることが可能である。
以下、本発明の一実施例を図面により説明する。
第２図は１本発明の一実施例における磁気ディスク装置
のデータ書込補償回路の構成図、第３図は本発明の一実
施例におけるデータ書込補償回路の動作を示すタイミン
グチャートである。
のデータ書込補償回路の構成図、第３図は本発明の一実
施例におけるデータ書込補償回路の動作を示すタイミン
グチャートである。
本実施例のデータ書込補償回路は、第２図のように、デ
ータ遅延回路６．フリップ・フロップ２０〜２２、書込
データ分離回路９．３０Ｒゲート１８を備え、磁気ディ
スク装置において、磁気ヘッドによりライト・データが
磁気ディスクに書き込まれる際、高密度記録による読み
出し波形の干渉により生じるパターン・ピークシフトを
補正するため、書込補償を行う。
ータ遅延回路６．フリップ・フロップ２０〜２２、書込
データ分離回路９．３０Ｒゲート１８を備え、磁気ディ
スク装置において、磁気ヘッドによりライト・データが
磁気ディスクに書き込まれる際、高密度記録による読み
出し波形の干渉により生じるパターン・ピークシフトを
補正するため、書込補償を行う。
また、データ遅延回路６は、電源電圧ＶｃＣを任意に変
更する電圧可変電源（ＲＥＧ）１．およびゲート遅延素
子２を備え、第１図（ｂ）、（ｃ）のように、ゲート遅
延素子２の遅延時間を精密に調整することができる。
更する電圧可変電源（ＲＥＧ）１．およびゲート遅延素
子２を備え、第１図（ｂ）、（ｃ）のように、ゲート遅
延素子２の遅延時間を精密に調整することができる。
このような構成のデータ書込補償回路の動作については
、第２図、および第３図のように、入力データである２
−７ＤＡＴＡが書込データ分離回路９に入力されると、
書込データ分離回路９は。
、第２図、および第３図のように、入力データである２
−７ＤＡＴＡが書込データ分離回路９に入力されると、
書込データ分離回路９は。
書込補償を行うため、その２−７データを分離して、デ
ータ１０〜１２を作成する。
ータ１０〜１２を作成する。
一方、同期信号７である２ＦＰＬＯＣＬＫは。
データ遅延回路６に入力されると遅延され、遅延同期信
号１３．１４として出力される。また、このとき、遅延
されない同期信号７も出力される。
号１３．１４として出力される。また、このとき、遅延
されない同期信号７も出力される。
次に、フリップ・フロップ２０〜２２を介して、遅延同
期信号１３，１４、および同期信号７により、得られた
データ１０〜１２の同期をとる。
期信号１３，１４、および同期信号７により、得られた
データ１０〜１２の同期をとる。
こうして、フリップ・フロップ２０〜２２から出力され
るレート・データ信号（ＬＡＴＥＤＡＴＡ）１５．ノー
マル・データ信号（ＮＯＭ ＤＡＴＡ）１６．および
アーク・データ信号（ＥＡＲＬＹＤＡＴＡ）１７は、そ
れぞれ、遅延同期信号１３゜１４、および同期信号７に
よって同期をとり、それらの位相関係が高精度で設定さ
れている。
るレート・データ信号（ＬＡＴＥＤＡＴＡ）１５．ノー
マル・データ信号（ＮＯＭ ＤＡＴＡ）１６．および
アーク・データ信号（ＥＡＲＬＹＤＡＴＡ）１７は、そ
れぞれ、遅延同期信号１３゜１４、および同期信号７に
よって同期をとり、それらの位相関係が高精度で設定さ
れている。
さらに、３０Ｒゲート１８により、これらのデータ１５
〜１７の論理和をとり、書込補償されたライト・データ
（ＷＲＴ ＤＡＴＡ）１９を得る。
〜１７の論理和をとり、書込補償されたライト・データ
（ＷＲＴ ＤＡＴＡ）１９を得る。
なお、磁気ディスクが高密度になるほど、書込補償によ
り、これらのデータ１５〜１７の位相関係を高精度で設
定する必要がある。
り、これらのデータ１５〜１７の位相関係を高精度で設
定する必要がある。
本実施例によれば、同期信号の遅延時間を高精度で調整
することができるため、良好な書込補償を行うことがで
きる。
することができるため、良好な書込補償を行うことがで
きる。
本発明によれば、データ遅延回路の電源電圧を可変とす
ることにより、データ遅延時間を精密に設定することが
可能である。
ることにより、データ遅延時間を精密に設定することが
可能である。
このため、磁気ディスク装置において、ゲート遅延素子
を用いたデータ遅延回路の製造−ヒのロットバラツキを
吸収し、高価な遅延素子を用いることなく、比較的低価
格でデータ遅延回路を構成することができる。
を用いたデータ遅延回路の製造−ヒのロットバラツキを
吸収し、高価な遅延素子を用いることなく、比較的低価
格でデータ遅延回路を構成することができる。
第１図は本発明の一実施例におけるデータ遅延回路の説
明図、第２図は本発明の一実施例における磁気ディスク
装置のデータ書込補償回路の構成図、第３図は本発明の
一実施例におけるデータ書込補償回路の動作を示すタイ
ミングチャートである。 １：電圧可変電源（ＲＥＧ）、２ ：ゲート遅延素子、
６：データ遅延回路、７：同期信号（２ＦＰＬＯＣＬＫ
）、９ ：書込データ分離回路、１０〜１２：データ、
１３，１４：遅延同期信号、１５：レート・データ信号
（ＬＡＴＥ ＤＡＴＡ）、１６：ノーマル・データ信
号（ＮＯＭ ＤＡＴＡ）、１７ ：アーク・データ信
号（ＥＡＲＬＹ ＤＡＴＡ）、１８：３０Ｒゲート、
２０〜２２：フリップ・フロップ。 ＷＲＴ ＤＡＴＡニライトデータ、２−７ＤＡＴＡ。 Ｄム：入力データ、Ｄｏ：出力データ＋ ＶＣＣｔ ｖ
ｃｃ−Δｖ、ｖ、、＋ａｖ：電源電圧ｔ ＶＯＵ電源電
圧力。 Ｖ Ｉ Ｎ ：入力ｅ Ｔ＊ ｔ＠ ｔ ’ 、 ｔＩ
Ｉ ：遅延時間、ＣＬ：出力と接地間の容量。 第 １ 図 ＣＣ ｎヶ
明図、第２図は本発明の一実施例における磁気ディスク
装置のデータ書込補償回路の構成図、第３図は本発明の
一実施例におけるデータ書込補償回路の動作を示すタイ
ミングチャートである。 １：電圧可変電源（ＲＥＧ）、２ ：ゲート遅延素子、
６：データ遅延回路、７：同期信号（２ＦＰＬＯＣＬＫ
）、９ ：書込データ分離回路、１０〜１２：データ、
１３，１４：遅延同期信号、１５：レート・データ信号
（ＬＡＴＥ ＤＡＴＡ）、１６：ノーマル・データ信
号（ＮＯＭ ＤＡＴＡ）、１７ ：アーク・データ信
号（ＥＡＲＬＹ ＤＡＴＡ）、１８：３０Ｒゲート、
２０〜２２：フリップ・フロップ。 ＷＲＴ ＤＡＴＡニライトデータ、２−７ＤＡＴＡ。 Ｄム：入力データ、Ｄｏ：出力データ＋ ＶＣＣｔ ｖ
ｃｃ−Δｖ、ｖ、、＋ａｖ：電源電圧ｔ ＶＯＵ電源電
圧力。 Ｖ Ｉ Ｎ ：入力ｅ Ｔ＊ ｔ＠ ｔ ’ 、 ｔＩ
Ｉ ：遅延時間、ＣＬ：出力と接地間の容量。 第 １ 図 ＣＣ ｎヶ
Claims (1)
- １、磁気ディスク装置のデータ書き込み／読み取り弁別
回路に使用されるデータ遅延回路において、Ｃ−ＭＯＳ
等のゲート遅延素子および、該ゲート遅延素子の電源電
圧を任意に変更する手段を備えたことを特徴とするデー
タ遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077443A JPS63247971A (ja) | 1987-04-01 | 1987-04-01 | デ−タ遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077443A JPS63247971A (ja) | 1987-04-01 | 1987-04-01 | デ−タ遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63247971A true JPS63247971A (ja) | 1988-10-14 |
Family
ID=13634164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62077443A Pending JPS63247971A (ja) | 1987-04-01 | 1987-04-01 | デ−タ遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63247971A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370313A (ja) * | 1989-08-10 | 1991-03-26 | Fujitsu Ltd | 遅延調整回路 |
-
1987
- 1987-04-01 JP JP62077443A patent/JPS63247971A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370313A (ja) * | 1989-08-10 | 1991-03-26 | Fujitsu Ltd | 遅延調整回路 |
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