JPS63248146A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63248146A JPS63248146A JP8266887A JP8266887A JPS63248146A JP S63248146 A JPS63248146 A JP S63248146A JP 8266887 A JP8266887 A JP 8266887A JP 8266887 A JP8266887 A JP 8266887A JP S63248146 A JPS63248146 A JP S63248146A
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- coating layer
- sio2
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- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、凹凸部を有する表面を平坦化する半導体装置
の製造方法に関するものである。
の製造方法に関するものである。
〔発明の１既要〕
本発明は、上記の様な半導体装置の製造方法において、
表面よりも硬度の低い被覆層で少なくとも凹凸部を被覆
し、少なくとも凹凸部において被覆層を部分的に平坦化
する様に被覆層の一部を除去することによって、簡単な
製造装置で複数の半導体装置の何れの表面をも均一に平
坦化することができる様にしたものである。
表面よりも硬度の低い被覆層で少なくとも凹凸部を被覆
し、少なくとも凹凸部において被覆層を部分的に平坦化
する様に被覆層の一部を除去することによって、簡単な
製造装置で複数の半導体装置の何れの表面をも均一に平
坦化することができる様にしたものである。
半導体装置においては、コンタクト孔や接続孔への導体
埋め込み及び多層配線等のために、凹凸部を存する表面
を平坦化する必要がある。
埋め込み及び多層配線等のために、凹凸部を存する表面
を平坦化する必要がある。
このために、エッチバック法、ＳＯＧ法、選択ＣＶＤ法
等の技術が開発されているが、近時においてはボリシン
グ法も注目されている。
等の技術が開発されているが、近時においてはボリシン
グ法も注目されている。
このボリシング法は、例えば第４７回応用物理学会学術
講演会講演予稿集ｐｐ、 ４９９に記載されている様に
、エッチバック法で平坦化した層間絶縁膜に接続孔を開
口した後にウェハの全面にＡＩを厚く堆積し、ボリシン
グによって接続孔内にのみＡ１を残したりするものであ
る。
講演会講演予稿集ｐｐ、 ４９９に記載されている様に
、エッチバック法で平坦化した層間絶縁膜に接続孔を開
口した後にウェハの全面にＡＩを厚く堆積し、ボリシン
グによって接続孔内にのみＡ１を残したりするものであ
る。
この様なボリシング法では、レジスト塗布、焼成及びエ
ツチング等の替りにポリシングを行うのみでよく、少な
い工程で平坦化を行うことができる。
ツチング等の替りにポリシングを行うのみでよく、少な
い工程で平坦化を行うことができる。
ところがウェハ自体も、微視的に見ると、ウェハ毎に異
なる凹凸部を有している。このために、グラインダ等に
よるポリシング時にグラインダ等とウェハとの接触角度
がウェハ毎に異なっている。
なる凹凸部を有している。このために、グラインダ等に
よるポリシング時にグラインダ等とウェハとの接触角度
がウェハ毎に異なっている。
この結果、ボリシングで残されるＡ１等の厚さも、ウェ
ハ毎及びウェハ内の領域毎に異なっている。
ハ毎及びウェハ内の領域毎に異なっている。
従って、上述の様なポリシング法では、複数の半導体装
置の何れの表面をも均一に平坦化するということができ
ない。
置の何れの表面をも均一に平坦化するということができ
ない。
本発明による半導体装置の製造方法は、半導体装置１１
．２１の表面よりも硬度の低い被覆層１４．２４で表面
の少なくとも凹凸部を被覆する工程と、少なくとも前記
凹凸部において前記被覆層１４．２４を部分的に平坦化
する様にこの被覆層１４．２４の一部を除去する工程と
を夫々具備している。
．２１の表面よりも硬度の低い被覆層１４．２４で表面
の少なくとも凹凸部を被覆する工程と、少なくとも前記
凹凸部において前記被覆層１４．２４を部分的に平坦化
する様にこの被覆層１４．２４の一部を除去する工程と
を夫々具備している。
本発明による半導体装置の製造方法では、表面の少なく
とも凹凸部においてこの凹凸部上の被覆層１４．２４を
部分的に平坦化しているので、表面の平坦化が局所的に
行われる。
とも凹凸部においてこの凹凸部上の被覆層１４．２４を
部分的に平坦化しているので、表面の平坦化が局所的に
行われる。
また、凹凸部を被覆する被′：ｉ層１４．２４の硬度が
表面の硬度よりも低いので、被覆層１４．２４の除去時
における除去可能な硬度を被覆層１４．２４の硬度と表
面の硬度との中間の値とすることによって、被覆層１４
．２４の除去を自動的に停止せることができる。
表面の硬度よりも低いので、被覆層１４．２４の除去時
における除去可能な硬度を被覆層１４．２４の硬度と表
面の硬度との中間の値とすることによって、被覆層１４
．２４の除去を自動的に停止せることができる。
以下、本発明の第１及び第２実施例を第１図〜第３図を
参照しながら説明する。
参照しながら説明する。
第１図及び第２図が、多層配線構造の半導体装置の製造
に適用した第１実施例を示している。この第１実施例で
は、第１Ａ図に示す様に、半導体装置１１の第１層目の
ＡＩ配線１２上に５ｉ０２から成る層間絶縁膜１３を形
成し、少なくとも半導体装置１１の領域において層間絶
縁膜１３を被覆層１４で更に被覆する。
に適用した第１実施例を示している。この第１実施例で
は、第１Ａ図に示す様に、半導体装置１１の第１層目の
ＡＩ配線１２上に５ｉ０２から成る層間絶縁膜１３を形
成し、少なくとも半導体装置１１の領域において層間絶
縁膜１３を被覆層１４で更に被覆する。
被覆層１４の構成物質としては、層間絶縁膜１３の構成
物質であるＳｉＯ□よりも硬度の低いＡＩ、 Ｗ、Ｔｉ
やこれらのＳｉ化合物等を用いる。従って層間絶縁膜１
３の構成物質として、プラズマＣＶＤによって形成した
ＳｉＮ等の様に、ＡＩ等よりも硬度の高い他の物質を用
いてもよい。
物質であるＳｉＯ□よりも硬度の低いＡＩ、 Ｗ、Ｔｉ
やこれらのＳｉ化合物等を用いる。従って層間絶縁膜１
３の構成物質として、プラズマＣＶＤによって形成した
ＳｉＮ等の様に、ＡＩ等よりも硬度の高い他の物質を用
いてもよい。
次に、微小ダイヤモンド針で被Ｎ１層１４をＸ方向へ走
査すると共にステッピングモータでウニ／％全体をＹ方
向及びＺ方向へ移動させることによって、被覆層１４を
研削する。
査すると共にステッピングモータでウニ／％全体をＹ方
向及びＺ方向へ移動させることによって、被覆層１４を
研削する。
被覆層１４の研削方法としては、この様なＸ方向及びＹ
方向への移動による方法の他に、ウェハを回転させつつ
微小ダイヤモンド針をウェハの径方向へ移動させる方法
でもよい。
方向への移動による方法の他に、ウェハを回転させつつ
微小ダイヤモンド針をウェハの径方向へ移動させる方法
でもよい。
また、微小ダイヤモンド針を加熱した状態で研削を行え
ば、へ１等から成る被覆層１４を研削し易くなる。
ば、へ１等から成る被覆層１４を研削し易くなる。
本実施例では、研削用の微小ダイヤモンド針の先端の巾
を２０μｍ程度としており、且つ研削可能な硬度を被覆
層１４の硬度と層間絶縁膜１３の硬度との中間の値とし
ている。このために、第１Ｂ図に示す様に、層間絶縁膜
１３のうちの凸部上の被覆５１４は研削されるが、巾が
５μｍ程度しかない半導体装置１１上の層間絶縁膜１３
の凹部内の被覆層１４は研削されない。従って被覆層１
４の研削は、第１Ｂ図に示す様に、層間絶縁膜１３の凹
部のみが被覆層１４で埋められた状態で自動的に停止す
る。
を２０μｍ程度としており、且つ研削可能な硬度を被覆
層１４の硬度と層間絶縁膜１３の硬度との中間の値とし
ている。このために、第１Ｂ図に示す様に、層間絶縁膜
１３のうちの凸部上の被覆５１４は研削されるが、巾が
５μｍ程度しかない半導体装置１１上の層間絶縁膜１３
の凹部内の被覆層１４は研削されない。従って被覆層１
４の研削は、第１Ｂ図に示す様に、層間絶縁膜１３の凹
部のみが被覆層１４で埋められた状態で自動的に停止す
る。
なお被覆層１４の研削は、上述の様に層間絶縁膜１３と
ｖｚ、覆層１４との硬度差を利用して自動的に停止させ
る他に、層間絶縁１１り１３の恭乍面からの高さを測定
しつつこの基準面から所定の尚さて停止させる様にして
もよい。
ｖｚ、覆層１４との硬度差を利用して自動的に停止させ
る他に、層間絶縁１１り１３の恭乍面からの高さを測定
しつつこの基準面から所定の尚さて停止させる様にして
もよい。
この場合に高さを測定する領域は、０．１〜ｌ ｍｍ平
方程度と半導体装置１１の領域よりも溝かに面積が広い
。このために、高さを測定している領域のうちで最も面
積の広い巨視的な部分が居間絶縁膜１３の基準面となり
、半導体装置１１程度の広さの微視的な凹凸部が基準面
となることはない。
方程度と半導体装置１１の領域よりも溝かに面積が広い
。このために、高さを測定している領域のうちで最も面
積の広い巨視的な部分が居間絶縁膜１３の基準面となり
、半導体装置１１程度の広さの微視的な凹凸部が基準面
となることはない。
従ってこの様な場合は、例えば、第２図に示す様に被覆
層１４の凸部のみが研削された状態で、この研削が停止
される。
層１４の凸部のみが研削された状態で、この研削が停止
される。
第１Ｂ図及び第２図の何れの場合も、層間絶縁膜１３や
被覆層１４の巨視的な領域に亘る緩慢な凹凸は残存する
が、微視的な領域での急峻な凹凸は緩和される。
被覆層１４の巨視的な領域に亘る緩慢な凹凸は残存する
が、微視的な領域での急峻な凹凸は緩和される。
以上の様にして半導体装置ｌｌ上の凹凸を緩和した後、
層間絶縁膜１３や被覆層１４上に第２層目のＡ１配線を
形成する。
層間絶縁膜１３や被覆層１４上に第２層目のＡ１配線を
形成する。
第３図は、コンタクト孔への導体埋め込みに適用した第
２実施例を示している。この第２実施例では、半導体装
置２１のコンタクト孔２１ａを形成した後に、Ａ１等か
ら成る被覆層２４をコンタクト孔２１ａの段差以上に堆
積させる。
２実施例を示している。この第２実施例では、半導体装
置２１のコンタクト孔２１ａを形成した後に、Ａ１等か
ら成る被覆層２４をコンタクト孔２１ａの段差以上に堆
積させる。
その後、第１実施例と同様にして被覆層２４の凸部のみ
を研削すれば、第３図に示す様にコンタクト孔２１ａｆ
Ｊ＜ＡＩ等で埋められる。
を研削すれば、第３図に示す様にコンタクト孔２１ａｆ
Ｊ＜ＡＩ等で埋められる。
なお、以上の第１及び第２実施例の何れにおいてもＡＩ
等の金属を研削しているが、多結晶Ｓｉや単結晶Ｓｉ等
を研削することもできる。
等の金属を研削しているが、多結晶Ｓｉや単結晶Ｓｉ等
を研削することもできる。
本発明による半淳体装置の製造方法では、表面の平坦化
が局所的に行われるので、複数の半導体装置の表面の平
坦度が互いに異なっていても、これらの半導体装置の何
れの表面をも均一に平坦化することができる。
が局所的に行われるので、複数の半導体装置の表面の平
坦度が互いに異なっていても、これらの半導体装置の何
れの表面をも均一に平坦化することができる。
また、被覆層の除去を自動的に停止させることができる
ので、複数の半導体装置の表面の平坦度が互いに異なっ
ていても、簡単な製造装置で複数の半導体装置の何れの
表面をも平坦化することができる。
ので、複数の半導体装置の表面の平坦度が互いに異なっ
ていても、簡単な製造装置で複数の半導体装置の何れの
表面をも平坦化することができる。
第１図及び第２図は本発明の第１実施例を示す側断面図
、第３図は第２実施例を示す側断面図である。 なお図面に用いた符号において、 １１．２１−−・−・−・・−半導体装置１４．２４−
−−−−・−・・被Ｊ′ｆＩ層である。
、第３図は第２実施例を示す側断面図である。 なお図面に用いた符号において、 １１．２１−−・−・−・・−半導体装置１４．２４−
−−−−・−・・被Ｊ′ｆＩ層である。
Claims (1)
- 【特許請求の範囲】 凹凸部を有する表面を平坦化する半導体装置の製造方法
において、 前記表面よりも硬度の低い被覆層で少なくとも前記凹凸
部を被覆する工程と、 少なくとも前記凹凸部において前記被覆層を部分的に平
坦化する様にこの被覆層の一部を除去する工程とを夫々
具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082668A JP2586037B2 (ja) | 1987-04-03 | 1987-04-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082668A JP2586037B2 (ja) | 1987-04-03 | 1987-04-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63248146A true JPS63248146A (ja) | 1988-10-14 |
| JP2586037B2 JP2586037B2 (ja) | 1997-02-26 |
Family
ID=13780808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62082668A Expired - Fee Related JP2586037B2 (ja) | 1987-04-03 | 1987-04-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586037B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153726A (ja) * | 1993-09-29 | 1995-06-16 | Micron Semiconductor Inc | プレーナ化用絶縁層の化学−機械的研磨方法 |
| US5629242A (en) * | 1994-01-07 | 1997-05-13 | Sony Corporation | Process for planarizing surface of a semiconductor device |
| CN117067103A (zh) * | 2022-05-10 | 2023-11-17 | 长鑫存储技术有限公司 | 半导体结构的表面处理方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4968272A (ja) * | 1972-11-08 | 1974-07-02 | ||
| JPS5096188A (ja) * | 1973-12-24 | 1975-07-31 | ||
| JPS60124950A (ja) * | 1983-12-12 | 1985-07-04 | Sony Corp | 多層配線構造を有する半導体装置 |
| JPS60173856A (ja) * | 1984-02-10 | 1985-09-07 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1987
- 1987-04-03 JP JP62082668A patent/JP2586037B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4968272A (ja) * | 1972-11-08 | 1974-07-02 | ||
| JPS5096188A (ja) * | 1973-12-24 | 1975-07-31 | ||
| JPS60124950A (ja) * | 1983-12-12 | 1985-07-04 | Sony Corp | 多層配線構造を有する半導体装置 |
| JPS60173856A (ja) * | 1984-02-10 | 1985-09-07 | Fujitsu Ltd | 半導体装置の製造方法 |
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| US5629242A (en) * | 1994-01-07 | 1997-05-13 | Sony Corporation | Process for planarizing surface of a semiconductor device |
| US6048800A (en) * | 1994-01-17 | 2000-04-11 | Sony Corporation | Process for planarizing surface of a semiconductor device |
| CN117067103A (zh) * | 2022-05-10 | 2023-11-17 | 长鑫存储技术有限公司 | 半导体结构的表面处理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2586037B2 (ja) | 1997-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |