JPS63251996A - タイマ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミックＲＡＭのりフレッシュ要求信
号を発生するためのタイマ回路に関するもので、特に、
タイマ回路のセット時間を適切に設定するための技術に
関する。

（従来の技術〕 周知のように、ダイナミックＲＡＭ　（以下、ｒＤＲＡ
ＭＪと呼ぶ。）は、トランジスタ１個と容量１個とによ
ってひとつのメモリセルを構成可能であるために、ａ集
積化に適した半導体メモリとなっている。一方、ＤＲＡ
Ｍでは所定の期間内に各メモリセルの記憶言回をリフレ
ッシュする必要があり、そのために、所定時間ごとにリ
フレッシュ要求信号を自動的に発生するタイマ回路をＤ
ＲＡＭ内に設けている。

第８図はこのようなタイマ回路の従来例を示す図である
。同図において、この回路は、リングオシレータなどに
よって構成された発振器１を有しており、この発振器１
はクロックパルスφ。を発生するようになっている。こ
のクロックパルスφ。は容ｆ！ＩＣ■の一方の電極に与
えられている。そして、この容量Ｃ□の他方の電極はＮ
チャネル形のＭＯＳトランジスタ（以下、ｒＮＭＯ８Ｔ
Ｊと呼ぶ。）２．３に接続されている。これらのＮＭＯ
３Ｔ２．３は、後述する説明かられかるように、チャー
ジポンプ用トランジスタとして機能する。

これらのうち、ＮＭＯ８Ｔ２のソースは接地されている
。一方、ＮＭＯ８Ｔ３のソースは、計時用容ｆｆ１ＣＳ
□と、この容量Ｃ８□をプリチャージする際に使用され
るＮＭＯ８Ｔ４との間のノードＮ８□に接続されている
。

このＮＭＯ８Ｔ４と容ｒＩｉＣＳ□との直列接続は、電
源ライン５（電位Ｖ。。）と接地レベルとの間に介挿さ
れており、ＮＭＯ８Ｔ４のゲートには、各リフレッシュ
サイクルの開始に応答して“Ｈ”レベルとなるプリチャ
ージ制御信号φ。が与えられる。さらに、上記ノードＮ
３□の電位はレベル検出器６によって検出されるように
なっている。

次に、第８図の回路の動作を説明する。まず、前回のリ
フレッシュが開始された時点でプリチャージ制御信号φ
。がパルス的に“Ｈ”となり、それによってＮＭＯ８Ｔ
４がオンとなる。この結果、電源ラインから容ωＣ８、
へと電流が流れ、それによってこの容量ｃｓ■がプリチ
ャージされて、ノードＮｓ■は“Ｈ”レベルとなる。こ
のプリチャージが完了するまでの期間はあらかじめ求め
られており、この期間が経過する頃にプリチャージ制御
信号φ、はＬ″に戻る。したがって、それ以後は、電源
ライン５と容ｆｆ１ｃ３．が電気的に切離された状態と
なる。

一方、発振器１からのクロックパルスφ。がＬ”レベル
となるごとにＮＭＯ８Ｔ３はオンとなる。このため、容
ｆｆ１ｃｓ丁に蓄積されていた電荷は、クロックパルス
φ。が“Ｌ”レベルとなるごとに、ＮＭＯ８Ｔ３および
ＮＭＯ８Ｔ２を介して接地レベルへと少しずつ放電され
る。その結果、ノードＮｓ■の電位は“Ｈ”レベルから
接地レベルへと徐々に低下する。そして、このノードＮ
ＳＴの電位がレベル検出器６内に設定されている所定の
しきい値以下になると、このレベル検出器６からリフレ
ッシュ要求信号ＲＱが出力される。このリフレッシュ要
求信号ＲＱはリフレッシュ制御回路（図示せず）に与え
られ、それによって所望のＤＲＡＭの各メモリセルの次
回のリフレッシュが実行される。また、このリフレッシ
ュ要求信号ＲＱに応答してプリチャージ制御信号φ。が
再び“Ｈ”となり、その次のリフレッシュ要求信号発生
のための動作を開始させる。

このようにして、リフレッシュ要求信号ＲＱが周期的に
発生することになるが、その発生時間間隔、つまり第８
図のタイマ回路のセット時間Ｔは、計時用容量ＣＳ□の
放電時定数によって定まる。そして、この放電時定数は
、クロックパルスφ。の１サイクルごとのノードＮ８□
の電位低下量ΔＶと、クロックパルスφ。のサイクルレ
ートとによって調整することができる。具体的には、た
とえば容量比（Ｃ３□／Ｃ□）を約４０とし、クロック
パルスφ。のサイクルレートｆＣを４ＭＨ２とすると、
上記セット時間Ｔは温度の関数として第９因に示された
ような値となる。この第９図かられかるように、この例
におけるセット時間Ｔは、温度２５℃〜７５℃の範囲で
１０〜１２μｓｅｃ程度である。

一方、６４にのＤＲＡＭの場合には、１２８サイクル／
　２　ｍ　Ｓｅｃのリフレッシュ仕様とされており、待
機時には１６μｓｅｃ以下の周期で１サイクルのリフレ
ッシュをする必要がある。この条件からすれば、上記第
８図の回路は十分に小さなセット時間Ｔを有しているこ
とになる。

ところが、ＤＲＡＭの記憶保持特性は、プロセス技術の
改善によって非常に向上しており、高温（約７０℃）で
も１００ｍ５ｅｃ以上、常温テハ数ｓｅｃ以上にも達し
ている。このため、近年のＤＲＡＭのリフレッシュにお
いては、上記仕様のように、１６μｓｅｃ以下の周期で
リフレッシュをする必要はなくなっている。つまり、仕
様上から要求されるリフレッシュ周期でリフレッシュを
する必要はなく、もつと長い周期でリフレッシュを行な
えば足りる。

この観点からすれば、第８図のタイマ回路におけるセッ
ト時間Ｔを長くすることが可能であり、このようにすれ
ばリフレッシュ動作に要する電力消費の軽減にもなるた
め、かなりのメリットがあることになる。

〔発明が解決しようとする問題点〕

しかしながら、タイマ回路のセット時間Ｔを大きく設定
した場合には、温度特性が問題になってくる。すなわち
、セット時間Ｔを小さめに設定した場合には、セット時
間Ｔが温度によって変化しても、必要とされる最低リフ
レッシュ周期以上となってしまう懸念はない。これに対
して、セット時間Ｔを大きめに設定した場合には、温度
上昇によって、セット時間Ｔと、ＤＲＡＭのメモリセル
側が要求する最低リフレッシュ周期との関係が狂ってし
まい、それによってリフレッシュ不良を生じてしまうと
いう可能性がある。

このため、従来のタイマ回路では、温度特性が障害とな
って、タイマ回路のセット時間を許容限度内で十分に大
きくとることができないという問題があった。

また、従来のタイマ回路では、計時用言ｆｆ１Ｃ８□を
ＭＯ８容量で形成しているため、この計時用容量ｃ８．
を形成するために大きな面積を必要とするという問題も
あった。

この発明は従来技術における上述の問題を解消するため
になされたもので、ＤＲＡＭのメモリセル側が要求する
最低リフレッシュ周期とタイマ回路のセット時間とのそ
れぞれの温度特性が異なっていることによるリフレッシ
ュ不良の可能性を除去し、許容範囲内でセット時間を十
分に大きく設定することができるとともに、回路形成の
ために必要とされる占有面積を小さくすることができる
タイマ回路を提供することを目的とする。

〔問題点を解決するための手段〕

上述の問題を解決するため、この発明は、所定の計時用
容量を備え、前記計時用容量の放電に基く計時を行なっ
て、前記計時が完了した時点でダイナミックＲＡＭのリ
フレッシュ要求信号を発生するタイマ回路において、前
記ダイナミックＲＡＭのメモリセル内のデータ記憶用セ
ル容量と実質的に同一の容量構造を有する計時用セルを
所定個数接続して前記計時用容量を形成する。

〔作用〕

この発明においては計時用容量が、ＤＲＡＭの実際のメ
モリセル内のデータ記憶用セル容量と実質的に同一の容
量構造を有する計時用セルを用いて形成されているため
、実際のメモリセルが要求する最低リフレッシュ周期が
温度変化によって変化すると、タイマ回路側の計時用容
量の放電時定数がこれと同様の変化をする。

このため、双方の温度特性の相違によるリフレッシュ不
良という問題は発生せず、タイマ回路のセット時間を大
きくとることが可能となる。

また、上記のようにして計時用容量を形成すると、占有
面積も小さくなる。

〔実施例〕

Ａ、−施例の回路構成と概略動作 第１図は、この発明の一実施例であるタイマ回路の回路
図である。同図において、このタイマ回路は、後述する
ような内部構造を有する計時用容量Ｃと、この計時用容
量Ｃをプリチャージするためのプリチャージ回路１２と
を備えている。さらに、このタイマ回路には、ノードＮ
の電位レベルを検出して所定のしきい値と比較し、その
比較結果に応じてリフレッシュ要求信号ＲＱを発生する
レベル検出回路として、ＣＭＯＳインバータ１５が設け
られている。

これらのうち、プリチャージ回路１２は、計時用容量Ｃ
の一方の電極と電源ライン５との間に介挿されたＰチャ
ネル形のＭＯＳトランジスタ（以下、ｒＰＭＯ８ＴＪと
呼ぶ。）１１を有しており、そのゲートにはプリチャー
ジ制御信号φ。が与えられている。また、計時用容量Ｃ
の他方の電極は接地されている。

ＣＭＯＳインバータ１５は、ＰＭＯ８Ｔ１３とＮＭＯ８
Ｔ１４との直列接続を電源ライン５と接地レベルとの間
に介挿させることによって形成されている。そして、Ｐ
ＭＯ８ＴＩ　１と計時用容量Ｃとの間のノードＮの電位
を入力とし、ＰＭＯ８Ｔ１３とＮＭＯ８Ｔ１４との間の
ノードＮ１からリフレッシュ要求信号ＲＱが取出されて
いる。

したがって、図示しないストローブ信号［：ｘｔ。

ＲＡＳが動作するごとにプリチャージ制御信号φ。が“
Ｌ　ＩＴになると、ＰＭＯ８Ｔ１２がオンとなって計時
用容量Ｃが充電される。その後、プリチャージ制御信号
φ。が“Ｈ９１に戻ると、計時用容量Ｃは電源ライン５
に対して電気的に切離される。

ところが、後述するように、計時用容ｆｆ１ｃにはリー
ク電流等があり、それによって計時用容量Ｃに蓄積され
ていた電荷は徐々に放電する。そして、ノードＮの電位
が、プリチャージ直後の“Ｈ”レベル（＃ｖｃｏ）から
徐々に低下し、ＣＭＯＳインバータ１５の反転しきい値
以下になると、ＰＭＯ３Ｔ１３はオフからオンへと、ま
た、ＮＭＯ８Ｔ１４はオンからオフへと変化する。その
結果、ノードＮ１の電位は“Ｌ”から“Ｈ”に変化し、
リフレッシュ要求信号ＲＱが立上って、図示しないリフ
レッシュ制御回路にリフレッシュ要求を行なう。このリ
フレッシュ要求信号ＲＱの発生に応答してＤＲＡＭのリ
フレッシュが実行されるとともに、再びプリチャージ制
御信号φ、が“Ｌ”とされる。

Ｂ、計時用容量Ｃの構造と　性 次に、計時用容量Ｃの構造と特性とについて説明する。

第１図の計時用容ＩｉＣは、この発朗の特徴に従って、
リフレッシュを行なうべきＤＲＡＭのメモリセル内のデ
ータ記憶用セル容量と実質的に同一の構造を用いて形成
される。そこで、まず、この実施例で想定しているＤＲ
ＡＭのメモリセル構造について説明する。ただし、この
構造そのものは公知であるため、計時用容量Ｃとの対応
関係の説明に必要な範囲内で概説する。

第２図はリフレッシュを行なうべきＤＲＡＭの部分平面
模式図であり、第３図は第２図の■−■拡大断面図であ
る。これらの図において、このＤＲＡＭのメモリセル２
０は、Ｐ形のＳ、Ｍ板２１（第３図）の−主面上に、Ｐ
＋領域２２とＮ＋領域２３．２４とを有している。これ
らの上面にはＳ　ｉ　Ｏ２からなるゲート酸化膜２５が
設けられており、このゲート酸化膜２５中には、ポリシ
リコンからなるキャパシタゲート２６およびワード線Ｗ
　、Ｗ２が埋込まれている。このうち、第３図の右半分
に示したメモリセル２０においては、ワード線Ｗ１がト
ランス７７ゲートとして機能する。

また、キャパシタゲート２６は、たとえば（ｖｃｃ／２
）の電位に保持されている。

さらに、Ｎ＋領１ｉ１２３は、Ｓ　ｉ　Ｏ２１２５のコ
ンタクトホール２７を介してＡオビットＩｉＢに接続さ
れている。このため、１込時にワード線Ｗ１が選択され
ることによって、このメモリセル２０内の領域２８がチ
ャネルとなり、ビット＃！Ｂに与えられた電荷がＮ＋領
域２４へ移動する。そして、データ記憶用セル容量２９
によって記憶保持が行なわれる。このデータ記憶用セル
室ω２９は、■Ｎ＋領域２４とＰ形基板２１との間の接
合容量と、■Ｎ＋領域２４とキャパシタゲート２６との
間の容量との両者によって形成されている。つまり、こ
のメモリセル２０は、いわゆるＨｉ　−Ｃ構造による記
憶保持を行なう。

一方、このようなメモリセルに対して、第１図の計時用
容ｆｆ１Ｃは、第４図に示すように、所定個数の計時用
セル３０をＡ１線３２によって並列接続して形成されて
いる。この接続個数は任意であり、たとえば数百個程度
とされるが、第４図（および後述する第６図）では、図
示の便宜上、４個の計時用セル３０のみを示している。

また、上記ＡＩ線３２が第１、図のノードＮに相当する
。ざらに、この計時用容量Ｃは、ＤＲＡＭのメモリアレ
イと同一の基板上に設けられている。

第４図のｖ−■断面図である第５図に示すように各計時
用セル３０は、第３図のＰ形基板２１と同一の基板上に
形成されており、Ｐ＋領域２２゜キャパシタゲート２６
およびゲート酸化膜２５が、第４図のメモリセル２０と
同様の位置関係で設けられている。ただし、第５図の計
時用セル３０はメモリとして使用するものではないため
、第３図のメモリセル２０では必要とされた転送トラン
ジスタを設けていない。具体的には、第３図のワード線
Ｗ　、Ｗ２は存在せず、また、チャネルとすべき領域２
８を設ける必要はないため、第３図のＮ＋領域２３．２
４を連結させてＮ＋領域３１としている。

このため、第５図の計時用セル３０の全体は第３図のメ
モリセル２０と完全同一ではないが、計時用セル３０に
含まれるセル容量３３の容量構造は、メモリセル２０中
のデータ記憶用セル容量２９の容量構造と実質的に同一
となっていることになる。

すなわち、第５図のセル容量３３は、■Ｎ＋領域３１と
Ｐ＋領域２２との間の接合容量と、■Ｎ１領域３１とキ
ャパシタゲート２６との間の容量とによって電荷保持作
用を行なうことになる。なお、計時用セル３０内のキャ
パシタゲート２６には、メモリセル２０内のキャパシタ
ゲート２６と同様の電位を与えておく。

このため、温度変化によってメモリセル２０の記憶保持
時間（したがって、最低リフレッシュ周期）が変化して
も、これと同じ変化が計時用容量Ｃにおいて生ずる。具
体的には、■データ記憶用セル容量２９に保持されてい
る電荷が、接合リーク、パンチスルー、テール電流など
によって徐々に失われて行く速度と、■計時用容ｆｌＣ
に含まれているセル容量３３に保持されている電荷が同
様の原因で失われて行く速度とが、温度にかかわらず互
いに同一となる。それは、微細化の程度や印加電圧の条
件、それに構造上のストレスなどが同一になるためであ
る。その結果、たとえばメモリセル２０の記憶保持時間
が短くなった際には、第１図のノードＮの電位降下率も
速くなり、比較的早い時期にリフレッシュ要求信号ＲＱ
が出力されることになる。

したがって、このタイマ回路では、許容限度内でセット
時間Ｔを十分に大きく設定することが可能となる。この
セット時間Ｔは、接続する計時用セル３０の個数や、Ｃ
ＭＯＳインバータ（レベル検出回路）１５のしきい値を
適宜選択することによって設定すればよい。

また、メモリセル２０の占有面積が小さいことから、こ
れに対応して形成された計時用セル３０の集合としての
計時用容量Ｃの占有面積も小さくなる。

ところで１．この実施例では、第４図に示すように、計
時用容量Ｃを形成する所定個数の計時用セル３０の周囲
に、これと同一の構造を有する付随セル４０を配置して
いる。そして、この付随セル４０のうち、第５図のＮ＋
領域３１に対応する領域には、第４図のＡＩ線４１．４
２を介して接地電位が与えられている。このようにする
ことによって、プリチャージ時に“Ｈ”レベルとなる計
時用セル３０は、“し”レベルの付随セル４０によって
囲まれることになり、計時用セル３０からの放電（リー
ク電流等）が加速される。換言すれば、計時用セル３０
は最悪のバイアス条件とされている。その結果、メモリ
セル２０の中で最も記憶保持時間が短いセルの記憶保持
特性に合せてリフレッシュ要求信号ＲＱが発生されるこ
とになり、リフレッシュ不良の発生をさらに防止するこ
とができる。

また、既述したように計時用セル３０とメモリセル２０
とは同一のチップ上に形成されるが、第１図のＰＭＯ８
Ｔ１１，１３およびＮＭＯ８ＴＩ４もまた、このチップ
上に形成される。そして、好ましくは、これらのＰＭＯ
８Ｔ１１．１３およびＮＭＯ８Ｔ１４は、計時用セル３
０の近傍に設ける。こうすることにより、これらの各セ
ルや各ＭＯＳトランジスタが同一の温度変化を受けるこ
とになり、特性変化の共通性がざらに＾まることになる
。

Ｃレベル　　回　のし　い 次に、第１図のＣＭＯＳインバータ１５（レベル検出回
路）のしきい値について説明する。周知のようにメモリ
セル２０からの読出されたデータはセンスアンプ（図示
せず）によって検出・増幅されるのに対して、計時用容
量Ｃの放電によるレベル低下はＣＭＯＳインバータ１５
によって検出される。このため、センスアンプの感度よ
りもＣＭＯＳインバータ１５の感度を轟くしておけば、
メモリセル２０内の保持電位がセンスアンプの検出限界
以下になる以前に必ずリフレッシュ要求信号ＲＱを発生
させることができることとなる。

このため、この実施例では、メモリセル２０が要求する
最低り、フレッシュ周期が１８ｅＣである場合に、タイ
マ回路のセット時間Ｔが２Ｑ　Ｑ　ｍ５ｅｃ〜５００　
ｍ５ｅｃとなるようにしておく。具体的には、ノードＮ
の電圧降下特性に応じてＰＭＯ８Ｔ１３およびＮ　Ｍ　
ＯＳ　Ｔ　１　’４のトランジスタサイズを適宜選択し
、それによって、上記セット時間Ｔが得られるようにし
きい値の設定を行なっておくようにする。

旦−」Ｅ府１０Ｉ■ 第６図は第１図の計時用言ｆｆ１ｃに他の構造を用いた
例を示す部分模式図であり、第７図はその■−■拡大断
面図である。この実施例では、計時用セル５０を所定個
数配列してＡＩ線５２で接続し、このＡＩ線５２をノー
ドＮとするが、付随セルは設けられていない。計時用セ
ル５０の構造は第５図と同様であって、第７図のセル容
！Ｉ５１が第５図のセル容量３３に対応している。

このように、最悪のバイアス条件を課さない場合でも、
この発明による効果を得ることができる。

なお、上記各実施例において計時・用セル３０゜５０の
接続個数は任意であることは既述したが、メモリセル２
０のそれぞれが要求する最低リフレッシュ周期のバラツ
キが大きいときには、比較的多数の計時用セル３０．５
０を接続することにより、これらの最低リフレッシュ周
期をより正確にモニターすることができる。逆に、最低
リフレッシュ周期のバラツキが小さいときには、比較的
小数の計時用セル３０．５０を接続するだけでよい。

また、上記実施例はＤＲＡＭとして１トランジスタセル
を用いたＤＲＡＭを想定したが、３トランジスタセルや
４トランジスタセルを用いたＤＲＡＭなど、他のＤＲＡ
Ｍにもこの発明のタイマ回路は使用可能である。セル容
量の構造も、上記実施例のようなＨｉ　−Ｃ構造以外で
あってもよい。

〔発明の効果〕

以上説明したように、この発明によれば、タイマ回路内
の計時用容量の特性の温度変化がメモリセル内のデータ
記憶用セル容量の特性の温度変化と同一となるため、メ
モリセル側が要求する最低リフレッシュ周期とタイマ回
路のセット時間との温度特性の相違によってリフレッシ
ュ不良を招くことなく、許容範囲内でセット時間を十分
に大ぎくとることができる。

また、メモリセル内のデータ記憶用セル容量と実質的に
同一の容量構造を持つ計時用セルを使用することによっ
て、回路形成に必要とされる占有面積も小さくなる。

【図面の簡単な説明】

第１図はこの発明の実施例の回路図、第２図は実施例に
対応するメモリセルの構造を示す部分模式図、第３図は
第２図のＩＩＩ−ＩＩＩ拡大断面図、第４　図は実施例
に用いられる計時用容量の構造を示す部分模式図、第５
図は第４図のｖ−■拡大断面図、第６図は他の実施例に
おける計時用容量の構造を示す部分模式図、第７図は第
６図の■−■拡大断面図、第８図は従来のタイマ回路の
回路図、第９図は従来のタイマ回路のセット時間の温度
特性を示す図である。 図において、Ｃは計時用容量、１２はプリチャージ回路
、１５はＣＭＯＳインバータ（レベル検出回路）、２０
はメモリセル、３０．５０は計時用セル、ＲＱはリフレ
ッシュ要求信号である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）所定の計時用容量を備え、前記計時用容量の放電
   に基く計時を行なって、前記計時が完了した時点でダイ
   ナミックＲＡＭのリフレッシュ要求信号を発生するタイ
   マ回路であって、 前記ダイナミックＲＡＭのメモリセル内のデータ記憶用
   セル容量と実質的に同一の容量構造を有する計時用セル
   を所定個数接続して前記計時用容量が形成されているこ
   とを特徴とするタイマ回路。
2. （２）計時用容量を形成する所定個数の計時用セルの周
   囲に、これと同一の構造を有する付随セルが設けられ、
   前記付随セルに、前記計時用セルの放電を加速させる電
   位を与えていることを特徴とする、特許請求の範囲第１
   項記載のタイマ回路。