JPS63253589A - メモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ集積回路に係わり、特にクロック位相
変換回路により書込指示情報をラッチ回路からメモリセ
ルアレイに書き込むためのパルスをつくる書込制御回路
を用いたメモリ集積回路に関する。

〔従来の技術〕

メモリ集積回路（以下メモＩＪＩＣと称する。）の書込
制御回路に関しては、メモＩＪＩＣの入力規格を十分満
足させることにより、はじめて確実に書込動作を行うこ
とができる。これはインターフェイス回路を設計すると
きに十分考慮しなければならないことである。インター
フェイス回路は、ｃｐｕ　（中央処理装置）、ＴＴＬ−
ＩＣ（Ｔｒａｎｓｉｓｔｏｒ　Ｔｒａｎｓｉｓｔｏｒ　
Ｌｏｇｉｃ　−１ｎｔｅｒｇｒａｔｅｄＣｉｒｃｕｉｔ
　　）　、メモリＩＣ等により構成される回路である。

ＴＴＬとは、すべてトランジスタで組んだ論理回路すな
わちＡＮＤ　（論理積）、○Ｒ（論連相）等の論理演算
素子を用いて組んだ回路のことである。ここでは、ＣＰ
Ｕから送られてきた信号をメモＩＪＩＣに伝搬する役目
をする。メモＩＪ　ＩＣはメモリセルアレイとラッチ回
路で構成されており、いわゆるＲＡＭ　（ランダム・ア
クセス・メモリ）と呼ばれる。このラッチ回路はメモリ
セルアレイ中の任意のメモリセルを選択し、その選択し
たメモリセルに情報を書き込んだり、読み出したりする
ことができる回路である。

ところで、メモリＩＣ内にあるＩＣの入力段はゲートを
有しているので、信号がこの入力段を通過するとき、特
に信号のレベルが“０”の状態から１”の状態に、ある
いは“１″の状態から“０”の状態に変わるのに要する
時間すなわちゲート遅れの時間が生ずる。

さて、近年のメモリＩＣの複雑、高度化によりメモＩＪ
Ｉｃ内にあるＩＣの数がかなり増加し、これに伴いゲー
ト遅れの時間の総和が非常に大きくなっている。各ＩＣ
のゲート遅れ時間の値にもそれぞれ製造後のＩＣ自身の
バラツキがあり、このゲート遅れ時間だけを使用して書
込パルスをつくると、安定したパルス幅をつくる回路を
１尋ることが困難になっている。

〔発明が解決しようとする問題点〕

第３図は、従来のメモＩＪＩｃ内のゲート遅れ時間だけ
を使用して書込パルスをつくる回路での書込動作を説明
するためのものであり、同図ａは書込パルス１１、同図
すはアドレス情報１２、同図Ｃは書込情報１３を表わし
ている。

これらのアドレス情報１２、書込情報１３を確実にメモ
リセルアレイ２１（第１図参照）に入力するだめの条件
としてつぎの２つの条件がある。

アドレス情報１２がメモリセルアレイ２１（第１図参照
）に確実に入力するためには、書込パルス１１のアドレ
ス情報１２をラッチするのに要する時間、つまりアドレ
ス情報ラッチ所要時間Ｔ１が、メモリセルアレイ２１（
第１図参照）のアドレス情報入力部ＡＤがアドレス情報
１２をとりこむのに要する処理時間よりも大きいことが
必要であり、同パルス１１の書込情報１３を保持できる
のに要する時間、つまり書込情報保持時間Ｔ２が、メモ
リセルアレイ２１（第１図参照）の書込情報入力部ＷＤ
が書込情報１３を書き込むのに要する処理時間よりも大
きいことが必要である。

ゲート遅れ時間は信号があるＩＣに入力する場合、信号
のレベルが“１”から“０”に立ち下がるのに要する時
間ＴＯで表わされる。書込パルス１１でアドレス情報１
２、書込情報１３を確定するための時間、すなわちアド
レス情報ラッチ所要時間Ｔ１、書込情報保持時間Ｔ２が
確保されてはじめて、有効な情報として扱われてメモリ
セルアレイ２１（第１図参照）の入力部に確実に入力で
きる。ラッチ回路だけでつくった書込パルス１１ではゲ
ート遅れ時間ＴＯが大きくなるメモリＩＣがあり、周期
が一定のＴｗｃを決めるとき、次式の関係よりゲート遅
れ時間ＴＯが大きくなるためにアドレス情報ラッチ所要
時間ＴＩが短くなる。

Ｔｗｃ！＝ｉＴＯ＋Ｔｌ・・・・・・（１）この結果と
して、メモリセルアレイ２１（第を図参照）がアドレス
情報１２をとりこむのに要する処理時間よりもＴＩが小
さくなり、確実に書込情報を書き込むことができない場
合がある。また、第３図ａのゲート遅れ時間ＴＯだけで
つくった書込パルス１１ではゲート遅れ時間ＴＯの値が
バラツキをもっているので安定したパルス幅Ｔを決める
ことができない。

書込情報保持時間Ｔ２がメモリセルアレイ２１（第１図
参照）の書込情報入力部ＷＤが書込を行うのに要する処
理時間よりも大きくするように調整することのできる書
込パルス１１をつくる回路を得ることが難しいという問
題がある。

そこで、メモＩＪＩｃが持つ書込動作を確実に行える処
理時間を保証するために処理時間よりも十分余裕（マー
ジン）のあるアドレス情報ラッチ所要時間Ｔ１、書込情
報保持時間Ｔ２が設定できるようにして回路を組むこと
になる。その結果として、Ｔｌ、Ｔ２のそれぞれの値を
太き（しなければならないので（１）式の関係より書込
パルス１１の周期の幅Ｔｗｃがどうしても大きくなって
しまう。このように、ゲート遅れ時間ＴＯのバラツキが
大きいパルスを用いて、上記の処理時間に満足できるタ
イミングを調整することは、効率的でかつ確実な設計を
期するのには望ましくない。

そこで、本発明の目的は、メモリＩＣのゲート遅れ時間
ＴＯのバラツキを考慮することなく、効率的にタイミン
グ調整を行うことのできるメモリ集積回路を提供するこ
とにある。

〔問題点を解決するための手段〕

本発明では、（ｉ）それぞれ１ビットの情報の記憶を行
う例えば複数個の集積回路からなるメモリセルと、（ｉ
ｉ＞これらのメモリセルに入力する書込指示情報を対応
してラッチさせるラッチ回路と、（ｉｉｉ　）複数のメ
モリセルを縦および横にマトリックス状に配列したメモ
リセルアレイと、（ｉｖ　）このラッチ回路のラッチの
タイミングを決定するために前記書込指示情報の書込周
期の２分の１のクロック信号を発生させ、かつこのクロ
ック信号の位相を変えることによりメモリセルアレイに
この書込指示情報を書き込む際の指示情報として自由に
可変され、かつ一定した遅延時間の書込パルスを出力す
るクロック位相変換回路とをメモリ集積回路に具備させ
る。

このように本発明ではクロック位を目変換回路により、
自由に可変できかつ一定時間遅延した書込パルスを作る
ことができるのでメモリ集積回路のゲート遅れ時間のバ
ラツキを考慮せずにしかも容易にタイミング調整を行う
ことができる。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第１図は、本発明の実施例を示すメモリ集積回路のブロ
ック図である。

このメモリ集積回路（以下メモＩＪＩｃという。）は、
メモリセルアレイ２１に情報およびパルスを入力するた
めに書込指示情報ラッチ回路２２を用いて、上記のラッ
チ回路２２にクロック信号２３を入れて所定の動作を行
う。メモリセルアレイ２１では読出情報出力部ＲＤから
読出情報２４を外部の装置に出力する。

次に、このような構成のメモリＩＣについて、その書込
動作を第２図のタイミング図を用いて説明する。同図ａ
は、クロック信号２３の入力波形を表わしている。クロ
ック信号２３の周期は書込サイクルＴｗｃの２分の１で
あり、書込サイクルＴｗｃは次の（２）式で示す通りと
なる。

Ｔｗｃ＝Ｔｗｃ　１＋ＴＷＣ２・・・・・・（２）ここ
でＴｗｃ　ｌ、Ｔｗｃ　２はともにクロック周期であり
、同期は変化できる。

クロック周期Ｔｗｃｌにおいて、書込情報入力端子２５
から書込情報２６をメモリセルアレイ２１の書込情報入
力部ＷＤに入力させる。メモリセルアレイ２１の書込情
報入力部Ｗ　Ｄから入力された信号は書込情報２６（第
２図ｂ）で表わしている。

次に、アドレス情報入力端子２７からアドレス情報２８
をメモリセルアレイ２１のアドレス情報入力部ＡＤに入
力させる。メモリセルアレイ２１のアドレス情報入力部
ＡＤに入力された信号はアドレス情報２８（第２図Ｃ）
で表わしている。

さらに、書込指示情報入力端子２９から書込指示情報３
１を書込指示情報ラッチ回路２２の入力側に入力させ、
書込指示情報ラッチ回路２２にクロック入力端子３２か
ら供給されたクロック信号２３を入れることにより、前
記と同様にして、書込指示情報をラッチ回路２２内にそ
のまま保持するか、出力するかを選択できるような機能
をもたせる。

例えば、入力されてきた情報を出力する場合には、その
情報の内容を変えずに出力できる機能を持つラッチ回路
を使用することができる。その情報をそのまま保持する
場合には、ラッチ回路にクロック信号を入れて、クロッ
ク信号のエッヂで入力された情報を記憶、すなわち保持
できる機能を持つフリップフロップ回路のような回路と
してラッチ回路を使用することができる。エッヂとはパ
ルスの立ち上がりから頂部まで、または頂部から立ち下
がるまでの部分である。書込指示情報ラッチ回路２２の
出力側から出力された書込指示情報３３の信号は、第２
図ｄで表わしている。りロック信号（第２図ａ）が“１
″から“０”に立ち下がるエッヂ３４により、書込指示
情報ラッチ出力信号（第２図ｄ）は“１”から“０”に
立ち下がる。エッヂ３４の１周期後に現われる立ち下が
りエッヂ３５により、書込指示情報ラッチ出力信号（第
２図ｄ）は“０”から“１”に立ち上がる。正論理の場
合には前記の立ち上がりが“０”から“１”にセットさ
れ、負論理の場合には正論理とは逆に“ｌ”から“０”
にリセットされると表現できる。このように書込を終了
するといった情報を指示してセットあるいはリセットす
ることにより書込サイクルＴｗｃｌの周期を決定するこ
とができる。

メモリセルアレイ２１のアドレス情報入力部ＡＤと書込
情報入力部ＷＤとに各情報を確実入力させるために、上
記の方法で書込指示情報ラッチ出力信号（第２図ｄ）の
レベルを“Ｏ”から“１”に立ち上がる時間ｔを自由に
伸縮することによりタイミング調整を行なうことができ
る。タイミング調整を行う具体的な方法として、メモリ
ＩＣ内のゲートによるゲート遅れの時間で波形整形する
こともできる。しかしながら、このゲートにより生ずる
ゲート遅れ時間はバラツキが多（、アドレス情報ラッチ
所要時間ＴＩ、書込情報保持時間Ｔ２がメモリセルアレ
イにアドレス情報１２をとりこんだり、書込情報１３を
書き込んだりするのに要する処理時間よりもそれぞれ大
きい値を設定することを考慮すれば書込サイクルＴｗｃ
が大きくなる恐れがある。

そこで、本実施例ではクロック信号２３の位相を変えて
クロック周期Ｔｗｃｌを変えることによりクロック信号
２３の立ち下がりエッヂ部３５が現われる時刻を変化さ
せて、書き込み指示情報ラッチ信号３３の時間ｔを自由
に伸縮することができる。

クロック周期ＴｗＣ２において、書込情報入力端子２５
、アドレス情報入力端子２７からそれぞれメモリセルア
レイ２１の書込情報入力部ＷＤ。

アドレス情報入力部ＡＤの各入力部にクロック周期Ｔｗ
ｃｌと同じ情報をそれぞれ書込情報２６、アドレス情報
２８として取り込ませる。このとき第２図す、ｃの各情
報はクロック周期ＴＷＣ２においても、クロック周期Ｔ
ｗｃｌと同じ情報を継続することができる。

〔発明の効果〕

以上説明したように、本発明によればクロック位を目変
換回路によりクロック周期を自由に変えて書込パルスを
このクロック周期に応じて自由自在に遅らせて立ち上げ
ることができる。このため書込パルスの遅延時間の設定
が容易に行なえるという長所がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すメモＩＪＩｃのブロッ
ク図、第２図はこのメモＵＩＣＯ書込動作のタイミング
図、第３図は従来のメモリＩＣ内のゲート遅れ時間を使
用してつくられた書込パルスの書込動作のタイミング図
を示す。 １１・・・・・・書込パルス、 １２．２６・・・・・・アドレス情報、１３．２８・・
・・・・書込情報、 ２１・・・・・・メモリセルアレイ、 ２２・・・・・・書込指示情報ラッチ回路、２３・・・
・・・クロック信号、２４・・・・・・読出情報、２５
・・・・・・書込情報入力端子、 ２７・・・・・・アドレス情報入力端子、２９・・・・
・・書込指示情報入力端子、３１．３３・・・・・・書
込指示情報、３２・・・・・・クロック入力端子、 ＡＤ・・・・・・ メモリセルアレイのアドレス情報入力部、ＷＤ・・・・
・・メモリセルアレイの書込情報入力部、ＷＥ・・・・
・・メモリセルアレイの書込制御入力部、ＲＤ・・・・
・・メモリセルアレイの続出情報出力部。

Claims (1)

1. 【特許請求の範囲】 １、それぞれ１ビットの情報の記憶を行う複数のメモリ
   セルと、 これらのメモリセルに入力する書込指示情報をラッチさ
   せるラッチ回路と、 前記複数のメモリセルを縦および横にマトリックス状に
   配列したメモリセルアレイと、 前記したラッチ回路のラッチのタイミングを決定するた
   めに前記書込指示情報の書込周期の２分の１のクロック
   信号を発生し、かつこのクロック信号の周期を変えるこ
   とにより前記メモリセルアレイにこの書込指示情報を書
   き込む際の指示情報として可変され、かつ一定の遅延時
   間の書き込みパルスを出力するクロック位相変換回路と
   を具備することを特徴とするメモリ集積回路。 ２、メモリセルは集積回路から構成されていることを特
   徴とする特許請求の範囲第１項記載のメモリ集積回路。