JPS63253593A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS63253593A JPS63253593A JP62089121A JP8912187A JPS63253593A JP S63253593 A JPS63253593 A JP S63253593A JP 62089121 A JP62089121 A JP 62089121A JP 8912187 A JP8912187 A JP 8912187A JP S63253593 A JPS63253593 A JP S63253593A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- section
- signals
- state
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ装置、特にランダム・アク七ス・メモ
リに関するものである。
リに関するものである。
第８図は、従来のメモリ装置が、指定する記憶部に情報
を書込む状態を示すブロック図である。
を書込む状態を示すブロック図である。
このものは、メモリ装置のアドレス入力ピンＡよ）、記
憶部を指定するアドレス信号（以降、これをＡＤＤ信号
と呼ぶ）ａｓｂが入力してアドレスバッファ部（１）に
おいてアドレス信号ａ、ｔ）の反転信号がｆｌ）出され
、ａｔ ＋ ａｔとａ２ ＋ ａ２として出てくる。こ
の信号ａｌ、ａｌ、ａ２．ａ２はデコーダ部（２）にお
いてＮＡＮＤをとられ、信号Ｃとしてデコーダ部（２）
より出力し、メモリマトリックス部（３）を構成する記
憶部の一つを選択する。前記ＡＤＤ信号ａ、ｂは、ＡＤ
Ｄ信号が変化したときだけパルス信号であるＡＴＤ信号
ｄを発生するＡ Ｔ Ｄ （Ａｄｄｒｅｓｓ−Ｔｒａｎ
ｓｉｔｉｏｎ −Ｄｅｔｅｃｔｏｒ ）回路部（４）に
も入シ、前記ＡＴＤ信号ｄ ４ｉ、Ｗｌ （Ｗｒｉｔｅ
−Ｉｎｈｉｂｉｔ ）信！−発生部（５）により、更
に長いパルス信号であるＷＩ倍信号となシ、書込み回路
部（６）に入力する。端子Ｂに入力される信号が”Ｈｉ
ｇｈ ”のときは読み出しのみを、”Ｌｏｗ“のとき
は書込みのみを許すリード・ライト信号（以降、これを
Ｒ／Ｗ信号と呼ぶ）ｆと、端子Ｃから書込まれる情報（
”Ｈｉｇｈ”または”ＬＯＷ“）を伝えるデータ信号（
以降、これをＤＱ倍信号呼ぶ）ｇも、書込み回路部（６
）に入力する。書込み回路部（６）において前記信号ｅ
、ｆが”Ｌｏｗ“のときのみ書込みが行なわれＤＱ倍信
号がメモリマトリックス部（３）の記憶部に書込まれる
。
憶部を指定するアドレス信号（以降、これをＡＤＤ信号
と呼ぶ）ａｓｂが入力してアドレスバッファ部（１）に
おいてアドレス信号ａ、ｔ）の反転信号がｆｌ）出され
、ａｔ ＋ ａｔとａ２ ＋ ａ２として出てくる。こ
の信号ａｌ、ａｌ、ａ２．ａ２はデコーダ部（２）にお
いてＮＡＮＤをとられ、信号Ｃとしてデコーダ部（２）
より出力し、メモリマトリックス部（３）を構成する記
憶部の一つを選択する。前記ＡＤＤ信号ａ、ｂは、ＡＤ
Ｄ信号が変化したときだけパルス信号であるＡＴＤ信号
ｄを発生するＡ Ｔ Ｄ （Ａｄｄｒｅｓｓ−Ｔｒａｎ
ｓｉｔｉｏｎ −Ｄｅｔｅｃｔｏｒ ）回路部（４）に
も入シ、前記ＡＴＤ信号ｄ ４ｉ、Ｗｌ （Ｗｒｉｔｅ
−Ｉｎｈｉｂｉｔ ）信！−発生部（５）により、更
に長いパルス信号であるＷＩ倍信号となシ、書込み回路
部（６）に入力する。端子Ｂに入力される信号が”Ｈｉ
ｇｈ ”のときは読み出しのみを、”Ｌｏｗ“のとき
は書込みのみを許すリード・ライト信号（以降、これを
Ｒ／Ｗ信号と呼ぶ）ｆと、端子Ｃから書込まれる情報（
”Ｈｉｇｈ”または”ＬＯＷ“）を伝えるデータ信号（
以降、これをＤＱ倍信号呼ぶ）ｇも、書込み回路部（６
）に入力する。書込み回路部（６）において前記信号ｅ
、ｆが”Ｌｏｗ“のときのみ書込みが行なわれＤＱ倍信
号がメモリマトリックス部（３）の記憶部に書込まれる
。
次に従来のメモリ装置の作用・ｗＪ乍について、タイミ
ニ／グチヤードを参照して詳細に説明する。
ニ／グチヤードを参照して詳細に説明する。
第４図は、従来の書込みサイクルのタイミングチャート
を示したもので、横軸に時間を示し、縦軸に各信号が”
Ｈｉｇｈ”状態であるか、”ＬＯＷ”状態であるかを電
圧変化で示している。又、縦の破線と破線の間隔を書込
みサイクルＴｃの間隔を示している。
を示したもので、横軸に時間を示し、縦軸に各信号が”
Ｈｉｇｈ”状態であるか、”ＬＯＷ”状態であるかを電
圧変化で示している。又、縦の破線と破線の間隔を書込
みサイクルＴｃの間隔を示している。
第４図に示したように、ＡＤＤ信号ａｓｈが変化する時
刻には必ず、時間差（以降、これを５ＫＥＷと呼ぶ）
１１が存在する。このため、希望する記憶部を指定する
時間ｔ２のＡＤＤ信号ａ＋ｂと異なるＡＤＤ信号が時間
ｔ１に存在する１時間ｔ、では、Ｒ／Ｗ信号信号室Ｌｏ
ｗ”状態であるため、ＤＱ倍信号の情報が希望しない記
憶部に書込まれてしまう。
刻には必ず、時間差（以降、これを５ＫＥＷと呼ぶ）
１１が存在する。このため、希望する記憶部を指定する
時間ｔ２のＡＤＤ信号ａ＋ｂと異なるＡＤＤ信号が時間
ｔ１に存在する１時間ｔ、では、Ｒ／Ｗ信号信号室Ｌｏ
ｗ”状態であるため、ＤＱ倍信号の情報が希望しない記
憶部に書込まれてしまう。
これを阻止するため、ＡＴＤ回路部（４）から出力され
たＡＴＤ信号信号式ＷＩＩ号発生部（５）によって立ち
下が９を一定時間遅延させ、これをＷＩ信信号上し、こ
のＷＩ信信号上“Ｈｉｇｈ”状態のときには、Ｒ／Ｗ信
号信号室Ｌｏｗ ’状態であっても、書込みを禁止とす
るので、希望しない記憶部に情報が書込まれるのを防ぐ
ことができる。
たＡＴＤ信号信号式ＷＩＩ号発生部（５）によって立ち
下が９を一定時間遅延させ、これをＷＩ信信号上し、こ
のＷＩ信信号上“Ｈｉｇｈ”状態のときには、Ｒ／Ｗ信
号信号室Ｌｏｗ ’状態であっても、書込みを禁止とす
るので、希望しない記憶部に情報が書込まれるのを防ぐ
ことができる。
第５図は、第４図の時間ｔＩ＋ ｔ２に比べて１．がよ
す長く、ｔｔがより短いときの、タイミングチャートで
ある。第５図の場合、ＡＴＤ信号信号式ルスｏ ｎｕ隔
が…４図のそれに比べてより長いので、ＷＩ倍信号の立
ち下がシの遅延時間が＠４図と同じであると（＠５図に
）の破＃ｊＩ）、時間１ｓではＲ／ Ｗ信号ｆ カ”Ｌ
ｏｗ’状態かつ、ＷＩ信信号上°Ｌｏｗ ”状態である
ので、時間ｔ、におけるＡＤＤ信号ａ、ｂによって、指
定しない記憶部にＤＱ倍信号６Ｄ情報が書込まれてしま
う、このため、ＷＩ信信号上立ち下がりを更に一定時間
遅延させ遅延ＷＩ倍信号ｌとして、時間ｔ３での書込み
を阻止する。しかしこれでは、タイムサイクルｔｃ内に
おいて、書込みが完全に行えなくなる。
す長く、ｔｔがより短いときの、タイミングチャートで
ある。第５図の場合、ＡＴＤ信号信号式ルスｏ ｎｕ隔
が…４図のそれに比べてより長いので、ＷＩ倍信号の立
ち下がシの遅延時間が＠４図と同じであると（＠５図に
）の破＃ｊＩ）、時間１ｓではＲ／ Ｗ信号ｆ カ”Ｌ
ｏｗ’状態かつ、ＷＩ信信号上°Ｌｏｗ ”状態である
ので、時間ｔ、におけるＡＤＤ信号ａ、ｂによって、指
定しない記憶部にＤＱ倍信号６Ｄ情報が書込まれてしま
う、このため、ＷＩ信信号上立ち下がりを更に一定時間
遅延させ遅延ＷＩ倍信号ｌとして、時間ｔ３での書込み
を阻止する。しかしこれでは、タイムサイクルｔｃ内に
おいて、書込みが完全に行えなくなる。
従来のメモリ装置は、以上のように構成されているので
、書込みパルス＠ｊが一定のため、＠６図で示したよう
に、前記ＡＤＤ信号が変化すると同時に発生するＷＩ信
信号上により、Ｒ／Ｗ信号が阻止されて、指定した記憶
部に情報が書込まれない問題点があった。
、書込みパルス＠ｊが一定のため、＠６図で示したよう
に、前記ＡＤＤ信号が変化すると同時に発生するＷＩ信
信号上により、Ｒ／Ｗ信号が阻止されて、指定した記憶
部に情報が書込まれない問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、読み出し状態、書込み状態が交互に連続する
状態において、ＷＩ倍信号発生させても、確実に指定す
る記憶部に情報を書込むことができるメモリ装置を得る
ことを目的とする。
たもので、読み出し状態、書込み状態が交互に連続する
状態において、ＷＩ倍信号発生させても、確実に指定す
る記憶部に情報を書込むことができるメモリ装置を得る
ことを目的とする。
この発明に係るメモリ装置は、Ｒ／Ｗ信号が“Ｌｏｗ−
状態から“Ｈｉｇｈ”状態に変化するタイミングを遅延
させる回路を内部匿有している。
状態から“Ｈｉｇｈ”状態に変化するタイミングを遅延
させる回路を内部匿有している。
この発明における前記遅延回路は、Ｒ／Ｗ信号が°ＬＯ
−”状態から”Ｈｉｇｈ”状態に変化するタイミングを
遅延させるもので、この遅延によ、り、ＡＤＤ信号が終
了すると同時に発生するＷＩ倍信号ょシ、書込み状態の
ため“Ｌｏｗ”状態にあるＲ／Ｗ信号が阻止される場合
において、タイミング規格内で最も短い書込みパルスに
よっても、確実に指定した記憶部に情報を書込む。
−”状態から”Ｈｉｇｈ”状態に変化するタイミングを
遅延させるもので、この遅延によ、り、ＡＤＤ信号が終
了すると同時に発生するＷＩ倍信号ょシ、書込み状態の
ため“Ｌｏｗ”状態にあるＲ／Ｗ信号が阻止される場合
において、タイミング規格内で最も短い書込みパルスに
よっても、確実に指定した記憶部に情報を書込む。
以下、この発明の一実施例を図に従って説明する。第１
図は、この発明の一実施例によるメモリ装置のブロック
図を示し、第２図はそのメモリ装置に従ったタイミング
チャートを示す。
図は、この発明の一実施例によるメモリ装置のブロック
図を示し、第２図はそのメモリ装置に従ったタイミング
チャートを示す。
第１図において、Ｒ／Ｗ信号遅延回路部（７）は、Ｒ／
Ｗ信号信号室ち上がりを遅延させ、遅延させられた内部
Ｒ／Ｗ信号ｉは書込み回路部（６）に入力する。また遅
延ＷＩ倍信号１は、ＷＩＩ号発生部（５）より発生し、
書込み回路部（６）に入力する。その他の構成は第８図
と同様である。
Ｗ信号信号室ち上がりを遅延させ、遅延させられた内部
Ｒ／Ｗ信号ｉは書込み回路部（６）に入力する。また遅
延ＷＩ倍信号１は、ＷＩＩ号発生部（５）より発生し、
書込み回路部（６）に入力する。その他の構成は第８図
と同様である。
次に、第２図を用いて、このときの動作を篩細に説明す
る。前記ヌキューによりネ必要に発生した１、のＡＤＤ
信号により、指定しない記憶部に情報が書込まれるのを
防ぐために、前記ＡＤＤ信号ａ、ｂが変化すると同時に
、書込みを禁止するＷ工信号ｅが発生する。この信号が
”Ｈｉｇｈ’の期間は外部からのＲ／Ｗ信号ｆの状態に
かかわらず、内部では読出し状態となる。このとき、第
１図の遅延回路部（７）によりＲ／Ｗ信号ｉの立ち上が
シが遅延しているので、前記ＷＩ倍信号により書込みが
禁止されても、内部Ｒ／Ｗ信号ｉによって、ＷＩ倍信号
が切れた後にも、内部的に書込み状態が持続する。これ
によって、連続書込みでない通常の書込みサイクルでも
、指定する記憶部に情報を確実に書込むことができる。
る。前記ヌキューによりネ必要に発生した１、のＡＤＤ
信号により、指定しない記憶部に情報が書込まれるのを
防ぐために、前記ＡＤＤ信号ａ、ｂが変化すると同時に
、書込みを禁止するＷ工信号ｅが発生する。この信号が
”Ｈｉｇｈ’の期間は外部からのＲ／Ｗ信号ｆの状態に
かかわらず、内部では読出し状態となる。このとき、第
１図の遅延回路部（７）によりＲ／Ｗ信号ｉの立ち上が
シが遅延しているので、前記ＷＩ倍信号により書込みが
禁止されても、内部Ｒ／Ｗ信号ｉによって、ＷＩ倍信号
が切れた後にも、内部的に書込み状態が持続する。これ
によって、連続書込みでない通常の書込みサイクルでも
、指定する記憶部に情報を確実に書込むことができる。
以上のように、この発明によればＲ／Ｗ信号をメモリ装
置の内部的に遅延させたので、容易に、かつ確実に指定
した記憶部に情報を書込むことができる。
置の内部的に遅延させたので、容易に、かつ確実に指定
した記憶部に情報を書込むことができる。
第を図はこの発明の一実施例によるメモリ装置のブロッ
ク図、第２図はその場合のタイミングチャート、第８図
は、従来のメモリ装置のブロック図、第４図はその場合
のタイミングチャート、第６図はＷＩ倍信号遅延させた
タイミングチャートを示す。 ｌはアドレヌバツファ部、２はデコーダ部、８はメモリ
マトリックス部、４はＡＴＤ［Ｊ終部、５はＷＩ倍信発
生部、６は書込み回路部、７はＲ／Ｗ信号遅延回路部、
ａ＋ｂはＡＤＤ信号、ａＬａ２は１からの信号、ａｌ
、 ａ２は各ａｌ 、 ａ２の反転信号、Ｃは２からの
信号、ｄはＡＴＤ信号、ｅはＷＩ倍信号ｅｌは遅延ＷＩ
倍信号ｆはＲ／Ｗ信号、ｇはＤＱ倍信号ｈは６からの信
号、ｉは立ち上がシが遅延したＲ／Ｗ信号、Ａ、Ｂ、Ｃ
は端子である。 なお、各図中同一符号は同一または相当部分を示す。
ク図、第２図はその場合のタイミングチャート、第８図
は、従来のメモリ装置のブロック図、第４図はその場合
のタイミングチャート、第６図はＷＩ倍信号遅延させた
タイミングチャートを示す。 ｌはアドレヌバツファ部、２はデコーダ部、８はメモリ
マトリックス部、４はＡＴＤ［Ｊ終部、５はＷＩ倍信発
生部、６は書込み回路部、７はＲ／Ｗ信号遅延回路部、
ａ＋ｂはＡＤＤ信号、ａＬａ２は１からの信号、ａｌ
、 ａ２は各ａｌ 、 ａ２の反転信号、Ｃは２からの
信号、ｄはＡＴＤ信号、ｅはＷＩ倍信号ｅｌは遅延ＷＩ
倍信号ｆはＲ／Ｗ信号、ｇはＤＱ倍信号ｈは６からの信
号、ｉは立ち上がシが遅延したＲ／Ｗ信号、Ａ、Ｂ、Ｃ
は端子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 複数の記憶部がマトリックス状に配置されたメモリマ
トリックス部と、アドレス信号を変換して任意の記憶部
を指定する信号を発生するデコーダ部と、アドレス信号
の変化を感知してＡＴＤ信号を発生するＡＴＤ回路部と
、このＡＴＤ信号を遅延させてＷＩ信号を発生させるＷ
Ｉ信号発生部とを備え、前記ＷＩ信号とＲ／Ｗ信号によ
つて、データ信号を制御して記憶部に書込みを行うよう
にしたメモリ装置において、Ｒ／Ｗ信号を遅延させるＲ
／Ｗ信号遅延回路部を有し、Ｒ／Ｗ信号の書込みパルス
幅がＷＩ信号の書込禁止幅より短い場合であつても、Ｗ
Ｉ信号により、指定された記憶部に情報が書込まれない
ことを防ぐことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089121A JP2561086B2 (ja) | 1987-04-09 | 1987-04-09 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089121A JP2561086B2 (ja) | 1987-04-09 | 1987-04-09 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253593A true JPS63253593A (ja) | 1988-10-20 |
| JP2561086B2 JP2561086B2 (ja) | 1996-12-04 |
Family
ID=13962057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62089121A Expired - Fee Related JP2561086B2 (ja) | 1987-04-09 | 1987-04-09 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2561086B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59140688A (ja) * | 1983-01-31 | 1984-08-13 | Hitachi Ltd | スタテイツク型ｍｏｓｒａｍ |
| JPS60179993A (ja) * | 1984-02-27 | 1985-09-13 | Toshiba Corp | ランダムアクセスメモリ |
-
1987
- 1987-04-09 JP JP62089121A patent/JP2561086B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59140688A (ja) * | 1983-01-31 | 1984-08-13 | Hitachi Ltd | スタテイツク型ｍｏｓｒａｍ |
| JPS60179993A (ja) * | 1984-02-27 | 1985-09-13 | Toshiba Corp | ランダムアクセスメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2561086B2 (ja) | 1996-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0184914B1 (ko) | 동기형 반도체 기억장치 | |
| TW473733B (en) | Refresh-type memory with zero write recovery time and no maximum cycle time | |
| US6445642B2 (en) | Synchronous double data rate DRAM | |
| KR100233973B1 (ko) | 동기형 반도체 기억 장치 | |
| JPH06503914A (ja) | ランダム・アクセス・メモリ | |
| JP3804990B2 (ja) | メモリ装置コマンド信号生成器 | |
| US6181609B1 (en) | Semiconductor memory device having circuit for controlling data-output timing | |
| JPH06103757A (ja) | リフレッシュアドレステスト回路を備えた半導体メモリ装置 | |
| US9953688B1 (en) | Precharge control device and semiconductor device including the same | |
| JP2000322886A (ja) | 半導体記憶装置 | |
| US6813211B2 (en) | Fully hidden refresh dynamic random access memory | |
| JP4061029B2 (ja) | 半導体メモリ装置、バッファ及び信号伝送回路 | |
| JP2001135080A (ja) | 半導体記憶装置 | |
| US7835180B2 (en) | Semiconductor memory device | |
| TW504705B (en) | Synchronous semiconductor memory device | |
| JP2004185686A (ja) | 半導体記憶装置 | |
| US5654934A (en) | Semiconductor memory employing a block-write system | |
| US6115289A (en) | Flash memory device | |
| JPH1166846A (ja) | 同期型半導体記憶装置 | |
| JPS6117077B2 (ja) | ||
| JP4561089B2 (ja) | 記憶装置 | |
| JP2004206850A (ja) | 半導体記憶装置 | |
| KR100352967B1 (ko) | 제어 신호에 노이즈가 중첩되어도 리프레시 동작의오동작이 생기지 않는 반도체 기억 장치 | |
| KR101708873B1 (ko) | 반도체 메모리 장치 | |
| JP3237583B2 (ja) | 同期型半導体記憶装置及びこれを用いた半導体記憶システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |