JPS63254823A - Ｄ形フリップフロップを使用した分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 Ｄ形フリップフロップを使用した順序回路において、遅
延量の追加蓄積をなくし又り形フリップフロップによる
遅延量を等しくする為に、各り形フリップフロップの入
力端子に、データを読み込むか自己の出力を読み込むか
を制御信号に、より選択するセレクタを設け、又各り形
フリップフロップのクロック端子にはクロックを直接入
力し、入力データの制御は制御信号により行い、Ｄ形フ
リップフロップを通る度に、入力端子に入力するデータ
をクロックで打ち抜き、遅延■の追加をここでなくし又
り形フリップフロップによる遅延量を等しくするように
したものである。

〔産業上の利用分野〕

本発明は、データ伝送装置等に使用するＤ形フリップフ
ロップを使用した順序回路の改良に関する。

Ｄ形フリップフロップを使用した順序回路では、Ｄ形フ
リップフロップを経るに従って遅延量が追加蓄積される
ことがなく高速動作が可能で、又り形フリップフロップ
による遅延量が等しく順序回路としての遅延量の計算が
容易であることが望ましい。

尚順序回路とは、論理が過去現在の状態で左右され、単
に現在の入力論理では状態が定まらない回路で、Ｄ形フ
リップフロップ等を用いたものがこれに該当する。

〔従来の技術と発明バ解；更しＪつＬする門跣点ｊ以下
従来例を図を用いて説明する。

第６図は従来例のデータ列の中から特定ビット情報を抜
き出す順序回路のブロック図、第７図は第６図の各部の
タイムチャー１・である。

第６図は、Ｄ形フリップフロップ１゛のデータ端子に、
第７図の（［３）に示す如きデータが入力し、このデー
タ列の中から特定ビット情報Ａを抜き出す場合の順序回
路である。

タイミング発生回路３゛にはクロックが入力しており、
第７図の（ＣＬ　Ｋ）のイに示すクロックより、第７図
（Ａ）に示す如き特定ビット情報Ａを抽出するタイミン
グのパルスを発生させ、このパルスをＤ形フリップフロ
ップ１゛のクロック端子に入力し、このパルスで入力デ
ータを打ち抜き、第７図（Ｃ）に示す如（特定ビット情
＋ＩＪＡを出力するようにしている。

この場合は、タイミング発生回路３゛がパルスを出力す
る迄に第７図（ＣＬ　Ｋ）のイ点よりＬ１遅延し、又こ
のパルスがＤ形フリップフロップ１゛に入力してから、
特定ビット情ｆ１３Ａを出力する迄にｔＺ′ＪＪ１延し
、第７図（ＣＬ　Ｋ）のイ点より特定ビット情報Ａを出
力する迄に、タイミング発生回路子による遅延ｔｉｔａ
ｐ形フリッデフリップフロップる遅延ｔ２が追加され、
全遅延量は（ｔｌ＋ｔｚ）となり、２つの遅延量が追加
され、遅延量が大きくなり高速化の妨げになる。又遅延
量を計算する場合、回路構成は目的によりその都度変化
するので、その都度、この場合はタイミング発生回路ｒ
による遅延ｔ１との合計を求めなくてはならず遅延量の
計算が複雑になる問題点がある。

第８図は従来例の分周回路の場合の順序回路のブロック
図である。

この場合は、Ｄ形フリップフロ・ノブ１０，１１゜１２
を直列に使用し、Ｄ形フリップフロップ１０の２分周さ
れた出力をＤ形フリップフロップ１１のクロック端子に
入力し、又り形フリップフロップ１１の４分周された出
力をＤ形フリップフロップ１２のクロック端子に入力す
ることで、２分周。

４分周、８分周を行う分周回路の順序回路であるが、こ
の場合は、Ｄ形フリップフロップ１０に入力するクロッ
クより一８分周出力迄は、Ｄ形フリップフロップ１０，
１１．１２による遅延分が追加蓄積されるので、遅延量
が大きくなり高速化の妨げになり、又段数により遅延量
が変わるので、遅延量の計算が複雑になる問題点がある
。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。

Ｄ形フリップフロップを使用した順序回路において、Ｄ
形フリップフロップ１の入力端子に、データを読み込む
か自己の出力を読み込むかを制御信号により選択するセ
レクタ２を設け、又り形フリップフロップ１のクロック
端子にはクロックを直接入力するようにする。

〔作用〕

本発明によれば、Ｄ形フリップフロップ１に入力するデ
ータはセレクタ２にて制御信号により制御され、Ｄ形フ
リップフロップｌにて入力するデータを読み出すのは直
接クロックで打ら抜くので、Ｄ形フリップフロップ１を
経て出力されるデータの遅延量は前段で遅延があっても
、このクロックよりＤ形フリップフロップ１による遅延
量のみに整理される。従って遅延■の追加蓄積はなく遅
延量が少なく高速化が可能となる。

又データの遅延は、セレクタ２によるものとＤ形フリッ
プフロップ１によるものとなるので、Ｄ形フリップフロ
ップによる遅延量は変化せず、遅延量は１回計算してお
けばよく、計算は容易になる。

〔実施例〕

以下本発明の実施例に付き図に従って説明する。

第２図は本発明の実施例のデータ列の中から特定ビット
情報を抜き出す順序回路のブロック図、第３図は第２図
の各部のタイムチャートである。

第２図の場合は、第３図（Ｂ）に示すデータはセレクタ
２のアンド回路５に入力する。

タイミング発生回路３では、第３図の（ＣＬＫ）に示す
二点のクロックよりｔ１遅れで、第３図（Ａ）に示す如
き、特定ピント情報ＡをＤ形フリップフロップｌに入力
する間１（レベルのタイミングパルスを発し、セレクタ
２のアンド回路５及び反転つきアンド回路４に入力する
。

こうする、−と、特定ビット情ｔｌａＡはアンド回路５
゜オア回路６を経てＤ形フリップフロップｌに入力し、
第３図の（ＣＬ　Ｋ）に示すホ点のクロックにて打ち抜
かれ第３図（Ｃ）に示す如く特定ビット情報Ａを出力す
る。

Ａを出力すると、タイミング発生回路３の出力はＬレベ
ルになるので、この特定ピント情ｆＭＡはセレクタ２の
入力反転つきアンド回路４．オア回路６を介してＤ形フ
リップフロップ１に人力し保持される。

遅延量はクロックよりの遅れで示されるので、この時の
遅延量は第３図（ＣＬＫ）のホ点より（Ｃ）のへ点迄で
、Ｄ形フリップフロップ１のみの遅延１ｔｚとなり従来
に比し少なく高速動作が可能となる。

尚又データはＤ形フリップフロップを通過する度にクロ
ックで直接打も抜かれ整理されるので、遅延■は追加蓄
積されることはなく、又り形フリップフロップによる遅
延量はセレクタ２によるものとＤ形フリップフロップｌ
によるものと同じであるので、計算はセレクタ２による
ものとＤ形フリップフロップ１によるものを１回計算し
ておけばよいので、計算は容易になり父上記説明の如く
高速動作が可能となる。

第４図は本発明の他の実施例の分周回路のブロック図、
第５図は第４図の場合の分周説明図である。

第４図ではセレクタ１５．Ｄ形フリップフロップ１８、
セレクタ１Ｇ、Ｄ形フリップフロップ１９、セレクタ１
７．Ｄ形フリップフロップ２０とが１組になっており、
各り形フリップフロップ１８．１９．２０にクロックが
直接入力している。

又セレクタ１５の反転付きアンド回路２１．アンド回路
２２には固定のルベルが入力しており、セレクタ１６の
反転付きアンド回路２４．アンド回路２５にはＤ形フリ
ップフロップ１８の出力が入力しており、セレクタ１７
の反転付きアンド回路２７．アンド回路２８にはＤ形フ
リップフロップ１８，１９の出力をアンド回路３０にて
論理積を求めた結果が入力している。

最初は、Ｄ形フリップフロップ（以下ＦＦと称ず）１８
．１９．２０の出力Ｑ、、Ｑ、、Ｑ、は０，１゜ルベル
であるとしてＦＦ１８の出力、ＦＦ１９゜２０の出力の
分周について説明する。

第５図（ＣＬＫ）に示すクロック１が本回路に入力する
と、ＦＦ１８の可のルベルがアンド回路２２．オア回ｆ
ｆ３２３を介して入力端子に入力しているので、出力Ｑ
、は第５図（Ｑｌ）に示す如くルベルとなり、出力Ｑ、
はＯレベルとなり、’　Ｆ　Ｆ　１８の入力は反転して
Ｏレベルとなる。

次に、第５図（ＣＬＫ）に示すクロック２が本回路に入
力すると、Ｆ　Ｆ’　１８の入力はθレベルであるので
、出力Ｑ１は、第５図（口、）に示す如くＯレベルとな
り、出力Ｑ、はｌレベルとなり、ＦＦｌ８の入力は反転
してルベルとなる。

次に、第５図（ＣＬ　Ｋ）に示すクロック３が本回路に
入力すると、ＦＦ１８の入力はルベルであるので、出力
Ｑ、は、第５図（Ｑｌ）に示す如くルベルとなり、出力
Ｑ１はＯレベルとなり、ＦＦｌ８の入力は反転してＯレ
ベルとなる。

このようなことが、繰り返されＦＦ１８の出力は第５図
（Ｑｌ）に示す如く２分周されたものとなり、この出力
がセレクタ１６の反転付きアンド回路２４．アンド回路
２５に入力する。

ＦＦ１９では、第５図（ＣＬ　Ｋ）に示すクロック１が
人力した時は、ＦＦ１８の出力０工が第５図（Ｑｌ）に
示す如く０レベルであり、出力Ｑ！のルベルが反転付き
アンド回路２４にてラッチされ、オア回路２６を介して
入力しているので、出力Ｑ２５、オア回路２６を介して
入力しているので、出力口２は０レベルとなる。

このＯルベルはＦＦ１８の出力Ｑ、がＯレベルの間は反
転付きアンド回路２４にてランチされＦＦ１９に人力し
ているので、クロック３が入力しても出力は反転しない
。

ＦＦ１８の０１の出力が第５図（Ｑｌ）に示す如くルベ
ルとなると、ＦＦ１９の出力Ｃのルヘルがアンド回路２
５を介して入力し、クロック４が入力すると出力はルベ
ルとなる。

このルベルはＦＦ１８の出力Ｑ、がＯレベルの間は反転
付きアンド回路２４にてラッチさしＦＦ１９に入力して
いるので、クロック５が人力しても出力は反転しない。

以上のような動作が繰り返され、ＦＦ１９の出力０□は
第５図（Ｑｇ）に示す如く４分周されたものとなり、ア
ンド回路３０にてＦＦ１８の出力との論理積がとられセ
レクタ１７の反転付きアンド回路２７．アンド回路２８
に入力する。

セレクタ１７では、セレクタ１６の場合と同じ論理で、
アンド回路３０の出力がθレベルの間は反転付きアンド
回路２７にてＦＦ２０の出力Ｑ３のレベルがランチされ
、Ｆ’　Ｆ　２０に入力しており、アンド回ｆｆ８３０
の出力がルベルとなると、ＦＦ２０の出力Ｃのレベルが
アンド回路２８を介して入力するので、ＦＦ’２０の出
力Ｑ３は第５図（Ｑ３）に示す如く８分周されたものと
なる。

このように、Ｄ形フリップフロップ１８，１９゜′２０
に入力するデータは、人々入力するクロックで打ち抜か
れ、出力されるので、出力Ｑ、、Ｑ、、Ｑ、の遅延量は
Ｄ形フリップフロップによる遅延量で、追加蓄積される
ことはなく少４４高速動作が可能となる。

又各設問のデータ遅延量はセレクタとＤ形フリップフロ
ップによる遅延量で等しく、データ遅延量の計算はセレ
クタとＤ形フリノプフロンプによるデータ系のみの遅延
Ｉを計算しておけばよくクロックに対する遅延量を考え
なくともよいのでフリップフロップのマージン調査が容
易になる。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、Ｄ形フリップ
フロ、／プを何個通っても遅延量が追加蓄積されないの
で、高速動作が可能で、又データの遅延はセレクタ及び
Ｄ形フリップフロップによる遅延量と等Ｌ＜、′１回計
算しておけばよく遅延量の計算が容易になる効果がある
。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のデータ列の中から特定ビット
情報を抜き出す順序回路のブロック図、ブロック図、 第５図は第４図の場合の分周説明図、 第６図は従来例のデータ列の中から特定ビット情報を抜
き出す順序回路のブロック図、 第７図は第６図の各部のタイムチャート、第８図は従来
例の分周回路の場合の順序回路のブロック図である。 図において、 １、　　ｌｏ　、１０〜１４．１８〜２０はＤ形フリッ
プフロップ、 ２．１５〜１７はセレクタ、 ３．３゛はタイミング発生回路、 ４．２１．２４．２７は反転付きアンド回路、５．２２
，２５．２８はアンド回路、 ６．２３．２６．２９はオア回路を示す。 倫１穆ｐ信号　　　　　　　　りρヅ７未込明の原理７
０・・７フ図 嘉１　図 仮錦イ１悄庁ロ路の３−ｏ−・ノｇ図 足２　Ｍ 窮４図の４合００周説明図 第５図

Claims (1)

【特許請求の範囲】
1. Ｄ形フリップフロップ（１）のデータ入力端子に、デー
   タを読み込むか自己の出力を読み込むかを制御信号によ
   り選択するセレクタ（２）を設け、又Ｄ形フリップフロ
   ップ（１）のクロック端子にはクロックを直接入力する
   ようにしたことを特徴とするＤ形フリップフロップを使
   用した順序回路。