JPS63259726A - レジスタ転送動作の解読装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、論理回路の自動生成方式に係り、特にレジス
タ転送レベルの動作仕様を、論理回路を構成するレジス
タやカウンタ等の機能回路ブロック各動作に変換するの
に好適な方式に関する。 〔従来の技術〕 従来の方式は、情報処理学会、設計自動化研究会資料、
制御論理回路自動合成の一手法［情処。 設計自動化Ｊ　２７−１　１９８５　７月に記載のよう
に、与えられたレジスタ転送レベルのすべての動作に対
し、ソースレジスタからディスティネーションレジスタ
までの経路を探索を行い、経路上のすべての機能モジュ
ールを抽出し、各機能モジュールの動作を求めていた。 〔発明が解決しようとする問題点〕 ソースレジスタからシンクレジスタまでの経路探索は、
ソースレジスタから出ているすべての経路を探索し、そ
の中からシンクレジスタに到達したパスを抽出する方式
を用いるため、計算時間を要するものである。そのため
、上記従来方式の様に与えられたすべてのレジスタ転送
動作について、経路探索を行い、パスの抽出を行う時、
与えられたレジスタ転送動作の数が非常に多い場合、そ
のすべてのレジスタ転送動作について経路探索を行うと
非常に多くの計算時間が必要であった。 本発明の目的は、多くのレジスタ転送動作が与えられた
時、すべてのレジスタ転送についての経路探索を、従来
の方式に比べ少ない計算時間で実行することにある。 〔問題点を解決するための手段〕 レジスタやカウンタ等の機能回路モジュールのネットリ
ストである論理回路のデータバス情報から、ストレージ
機能をもつすべての機能モジュール（レジスタ、カウン
タ、ラッチ等）を抽出し、抽出した機能モジュールの入
出力端子の接続関係により分類する。すなわち同じ入出
力の接続関係をもつ機能モジュールは、同一のレジスタ
ファイル内に存在するレジスタとして登録する。次に上
記方式により抽出されたレジスタファイルの情報を用い
て、レジスタファイルからレジスタファイルまでの全て
のパスを網羅的探索により抽出し、記憶させておくこと
により、上記目的を達成することができる。 〔作用〕 レジスタ転送動作が入力されてくると、そのソースレジ
スタからディスティネーションレジスタに至るパスを解
析し、その与えられた論理を満足するよう経路を構成す
る機能モジュールを動作させる必要がある。この時、レ
ジスタからレジスタまでの経路に関する情報が記憶され
ているため、レジスタ転送動作が入力される毎に経路探
索を実行する必要がなくなるため、その計算に要する時
間は縮少できる。またレジスタからレジスタまでの経路
に関する情報を抽出する際、同じ入出力関係をもつレジ
スタの集合をレジスタファイルとして１つのレジスタと
見なすことにより、レジスタ間の組み合せの数を大幅に
縮少でき、計算時間を低減さすことができる。 〔実施例〕 以下本発明の一実施例を説明する。 第１図は、本方式を実現するために必要な装置の構成を
示す。 キーボード、ＣＲＴ等の入出力装置を介し、論理設計者
が、リソース定義情報、データバス構成情報、データバ
スを構成するレジスタやカウンタといった機能回路モジ
ュールの動作情報、レジスタ転送動作で用いられる算術
論理演算等の演算と該演算に必要な機能回路モジュール
の動作との対応関係を表現する。ｐｅｒａｔｏｒ定義情
報を入力すると、Ｉ１０アルゴリズムにより、リソース
定義情報は、リソース記憶部に、データバス構成情報は
データバス記憶部へ、機能回路モジュールの動作情報は
、機能回路モジュールの動作記憶部へ、ｏｐｅｒａｔｏ
ｒ定義情報は、ｏｐｅｒａｔｏｒ記憶部へそれぞれ記憶
される。 第２図は、データバス記憶部に記憶されたデータバス構
成の一例を示すものである。図は、５ｂｕｓ。 ｒｂｕｓ、　１２ｂｕｓの３本の内部パスをもっており
、ｒｏ、ｒｌ、ｒ２．ｒ３　４つのレジスタから構成さ
れている。またＱｒ、（ＩＱはＡＬＵａｌｕｌの入力を
一時記憶させておくためのラッチである。 また、Ｑｓは、ＡＬＵａｌｕｌの出力を一時記憶させる
ためのラッチである。データバス記憶部では、このよう
な構造は第２図（ｂ）に示した、ネットリストとして記
憶されている。第２図（ｂ）の第１行はｒｏの出力端子
と１　ｂｕｓのｉｎＯ端子が接続されていることを記述
している。このように、データバス記憶部に記憶される
接続関係のある端子を組とするリストとして表現し、全
体のデータバス構成を記述するものである。 第３図は、リソース記憶部に第２図に示したデータバス
構成を構成する機能回路モジュールのタイプが記憶され
た例を示すものである。機能回路モジュールのタイプと
は、レジスタやカウンタというような機能モジュールの
種類のことである。 第２図では、ｒｏ、ｒｌ、ｒ２．ｒ３がレジスタであり
、ｆｉｒ、ｆｌＱ、Ｑｓがラッチであり、ａｌｕ　１が
Ａ　Ｌ　Ｕであり、５ｂｕｓ、　　ｒｂｕｓ、　　１ｂ
ｕｓがパスであることを宣言している。 まず本装置では、まずレジスタファイル抽出部が起動す
る。これは、第４図に示す処理に従い、第２図に示した
ようなデータバス構成の構造解析を行う。以下では、第
４図に従い、処理の流れを説明する。まず、リソース記
憶部に記憶されている宣言文が１行目から順に解析する
。第３図の情報では、まず、第１行目からｒｅｓｏｕｒ
ｅ　（ｒｅｇｉｓｔｅｒ。 （ｒｏ、ｒｌ、ｒ２．ｒ３））という情報がとられる。 次にリスト（ｒｏ、ｒｌ、ｒ２．ｒ３）の左要素から順
に取り出される。そこでまずｒｏが取り出される。次に
ｒｏがストレージ機能をもつ（記憶機能がある）機能回
路モジュールかどうか判定される。この判定方式は、機
能ｍｏｄｕｌｅタイプがレジスタ、スタック、　ｆｉｆ
ｏ、　ＲＡＭ、カウンタならばストレージ機能をもつも
のであり、それ以外のｍｏｄｕｌｅは、ストレージ機能
をもたないものとしておくことにより実現できる。そこ
でｒｏは機能モジュールのタイプがレジスタであるので
、ストレージ機能があるモジュールと判定される。次に
ｒｏの入力端子に接続されているすべての機能モジュー
ルの集合を調べる。その方法は、まず第２図（ｂ）のネ
ットリストの中で（ｒｏ、Ｘ）（Ｘは任意）という構造
を要素にもつ宣言文を捜す。この時抽出されるのは、１
ｉｎｋ（［ｒ　Ｏ、ｏｕｔ］　、　１　ｂｕｓ。 １ｎｏ））だけである。次に見つけてきたｒｏと接続関
係をもつモジュールＱ　ｂｕｓがｒｏの出力と接続され
ているのか入力と接続されているかの判定を行う。この
方法は、（ｒｏ、Ａ）なる構造においてＡがｉｎ、　ｉ
ｎ　１　、１ｎ２−・−１ｎ３　、　ｉｎ４　＝・−の
いずれかである場合ｒＯの入力と接続されているとし、
Ａがｏｕｔ、　ｏｕｔｌ　、　ｏｕｔ２　、　ｏｕｔ３
　、　ｏｕｔ４　９°−２のいずれかである場合ｒＯの
出力と接続されているとすることで容易に判定できる。 １ｉｎｋ（［ｒＯ。 ｏｕｔ〕、　１ｂｕｓ、　１ｎｏ）　）の場合、（ｒｏ
、ｏｕｔ）という情報からＡ＝ｏｕｔであるから１　ｂ
ｕｓはｒ。 の入力に接続されていることがわかる。従ってｒｏの入
力に接続されている全モジュールの集合は、空であるか
ら空リスト〔〕となり、ｒＯの出力に接続されている全
モジュールの集合は（ｌ　ｂｕｓ）　　となる。 次に第１図に示したレジスタファイル記憶部に記憶され
ている情報の検索を開始する。この時レジスタ記憶部に
は、何のアクセスもされていないため、情報が全く記憶
されていない状態である。 従って、ｒｅｇｉｓｔｅｒ−ｆｉｌｅ（［（〕、　　（
１ｂｕｓ）　＋　Ｌ）（Ｌは任意）の構造をもった情報
の検索を実行するが、存在しないという結果を得る。そ
のため、レジスタファイル記憶部にｒｅｇｉｓｔｅｒ−
ｆｉｌｅ（［（）。 （ｌｂｕｓ］〕、　（ｒ　Ｏ）　）という情報が記憶さ
れ、次のｍｏｄｕｌｅ　ｒ　１の解析が実行される。ｒ
ｌもｒＯ同様レジスタであるからストレージ機能をもつ
ため、その入出力端子に接続されているモジュールの解
析がなされる。第２図（ｂ）のネットリスト情報から、
１ｉｎｋ（〔ｒ　１　、　ｏｕｔ）、（ｌｂｕｓ、　１
ｎｌ）　）と１ｉｎｋ　（（ｒ　１＋　ｏｕｔ）　＋　
（ｒｂｕｓ、　１ｎ３）　）　、　１ｉｎｋ（［５ｂｕ
ｓ、　ｏｕｔ］　、　（ｒ　１．　ｉｎ〕）が抽出され
る。 そのためｒｌの入力端子と接続されているｍｏｄｕｌｅ
の集合は、（ｓ　ｂｕｓ）であり、ｒｌの出力端子と接
続されているｍｏｄｕｌｅの集合は、［Ｑ　ｂｕｓ、　
ｒ　ｂｕｓ）である。次にレジスタ記憶部の中から、ｒ
ｅｇｊｓｔｅｒ　−ｆｊｌｅ（（（ｓｂｕｓ）、　（１
ｂｕｓ、　ｒｂｕｓ）：ｌ、　Ｌ）（Ｌは任意）なる構
造の情報の検索が開始されるが、この時この情報は存在
しないため、レジスタ記憶部にｒｅｇｉｓｔｅｒ−ｆｉ
ｌｅ　（（（５ｂｕｓ）、　（ｆｌｂｕｓ、　ｒｂｕｓ
））、（ｒ　１　））、という情報が記憶され、次のｍ
ｏｄｕｌｅ　ｒ　２　の解析が開始される。ｒ２も同様
レジスタであるからその入出力に接続されているｍｏｄ
ｕｌｅが抽出される。 ｒｌの時と同様の処理により、入力端子に接続されてい
るｍｏｄｕｌｅの集合〔５ｂｕｓ〕、　出力端子の接続
されているｍｏｄｕｌｅの集合（Ｑｂｕｓ、　ｒｂｕｓ
）が抽出できる。そして次にレジスタファイル記憶部よ
りｒｅｇｉｓｔｅｒ−ｆｉｌｅ（（［ｓ　ｂｕｓ］　、
　（Ｑ　ｂｕｓ、　ｒ　ｂｕｓ）］　、　Ｌ　）（Ｌは
任意）なる構造の情報が検索され、ｒｅｇｉｓｔｅｒ−
ｆｉｌｅ　（（［５ｂｕｓ］、　（Ｑｂｕｓ、　ｒｂｕ
ｓ））、　［ｒ　１］）、が検索される。そのため、レ
ジスタファイル記憶部におけるこの情報は ｒｅｇｉｓｔｅｒ−ｆｉｌｅ（（（ｓ　ｂｕｓ）、　（
Ｑ　ｂｕｓ、　ｒｂｕｓ））、　（ｒ　１　、　ｒ　２
））という情報に更新され、次のｍｏｄｕｌ、ｅ　ｒ　
３　の解析を開始する。ｒ３もレジスタであるからｒｏ
〜ｒ３と全く同じ処理が適用される。ｒ３の入力に接続
されているｍｏｄｕｌｅの集合は、Ｃｓ　ｂｕｓ）　　
であ（］０） リ、出力に接続されているｍｏｄｕｌｅ全体の集合は（
Ｍｂｕｓ、　ｒｂｕｓ〕　　であるから、レジスタファ
イル記憶部の ｒｅｇｉｓｔｅｒ−ｆｉｌｅ（（１：　ｓ　ｂｕｓ：ｌ
、［Ｑ　ｂｕｓ、　ｒｂｕｓ］）、　（ｒ　１　、　ｒ
　２　））という情報は、レジスタファイル記憶部の中
で、ｒｅｇｉｓｔｅｒ−ｆｉｌｅ（（［ｓ　ｂｕｓｈ、
　〔Ｑ　ｂｕｓ、　ｒ　ｂｕｓ））、　（ｒ　１．　ｒ
　２．　ｒ　３））という情報に更新され、次のｍｏｄ
ｕｌｅの解析が開始される。次のｍｏｄｕｌｅはリソー
ス定義部の２行目の情報ｒｅｓｏｕｒｃｅ　（ｌａｔｃ
ｈ、　〔Ｑ　ｒ、　（ｌ　Ｑ、　（ｌ　ｓ）　）がとり
出され、リスト［ｒ、Ｕｎ、ΩＳ〕の左のｍｏｄｕｌｅ
から順に解析が適用される。この時ｆｉｒはラッチであ
り、ここではストレージ機能がないものとされるため何
も処理が適用されず、次のｍｏｄｕｌｅ　Ｑ　Ｑ　　の
解析が開始される。Ｑｆｌ、Ｑｓも同様何も処理が実行
されない。ａｌｉｌ、、　５ｂｕｓ。 ｒ　ｂｕｓ　、　　］、　ｂｕｓのいずれもストレージ
機能がないものと判定され、何も処理が適用されない。 以上の処理により、レジスタファイル記憶部に記憶され
る情報を第５図に示す。 次にレジスタファイルからレジスタファイルまでのパス
抽出部が起動する。このパス抽出部は、第６図に示した
処理に基づいて実行される。以下では第６図に従ってレ
ジスタファイルからレジスタファイルまでのパス抽出部
の処理について説明する。まず第５図のレジスタファイ
ル記憶部上の行から順に情報を取り出してパスの解析が
開始される。まずｒｅｇｉｓｔｅｒ−ｆｅｅ（（（）、
　（ｕｂｕｓ）、（ｒ　Ｏ））が取り出される。この時
、第６図（ａ）の処理では、ｒｅｇｉｓｔｅｒ−ｆｉｌ
ｅ　（［Ａ　、　Ｂ　］　、　Ｌ　）のＡが空リストで
あるから次の情報 ｒｅｇｉｓｔｅｒ−ｆｉｌｅ（（（ｓ　ｂｕｓｈ、　［
ｒｂｕｓ、　ｌ　ｂｕｓｈ）、　（ｒ　１．　ｒ　２．
　ｒ　３））が取り出され解析が開始される。この時第
６図（ａ）においてＡ＝　（５ｂｕｓ）　、　Ｂ　＝　
（ｒｂｕｓ。 Ｒｂｕｓ）、Ｃ＝　（ｒｌ、ｒ２．ｒ３）　　がｕｎｉ
ｆｙ　されるためＡもＢも空リストではないため、Ｃの
第１要素よりＸ＝ｒｌとなるため、Ｐｌからｒｌに至る
すべての経路が抽出される。この経路を抽出する処理は
、第６図（ｂ）の処理に従って実行される。以下パスの
抽出処理を第６図（ｂ）のフローチャートに従って説明
する。まずＬの値が空りスト〔〕に設定される。次にｒ
ｌの出力に接続されている機能回路モジュールの１つを
第２図（ｂ）のネットリストから抽出する。まず第２図
（ｂ）　　より１ｉｎｋ（（ｒ　１　、　ｏｕｔ）　、
　（１ｂｕｓ、　１ｎｌ））が抽出され、（ｌｂｕｓ、
１ｎｌ）　　が抽出されるＹ＝ｌ　ｂｕｓとなる。Ｙは
Ｌ＝〔〕の要素ではなくまた、ｌ　ｂｕｓはｒｌではな
いからＬの右側にｕｂｕｓが加えられてＬ＝［１ｂｕｓ
］　　となる。そして次にＸ＝１．ｂｕｓとなり、また
再びＱｂｕｓからｒｌまでのパス解析が実行される。ま
ず、同様ｌ　ｂｕｓの出力に接続されているｍｏｄｕｌ
ｅの１つＱΩが抽出される。ＱＱはＬ＝（ｌｂｕｓ）　
　の要素でなく、またＱＱ＝Ｑｂｕｓではないから、Ｌ
の右側にｎＱが加えられ、Ｌ＝　（Ｑｂｕｓ、　　Ｑ　
Ｑ〕　　となり、次にＱｆｌからｒｌまでのパス解析が
実行される。同様にＱＱの出力に接続されているｍｏｄ
ｕｌｅの１つとしてａＱｕｌ　　が取り出される。ａｌ
ｕｌ　　はＬ＝［Ｑｂｕｓ。 ΩＱ〕の要素でなくまた、ａｌｕｌ＝ｒｌ　　でないの
でＬの右側にａｌｕ　１　　が加えられＬ＝　〔Ｕｂｕ
ｓ、Ｑ　ｎａｌｕ　１　］　　となり、次にａｌｕ　１
　　からｒｌまでのパス探索が開始する。この手順を繰
り返すことにより、Ｑｓ、５ｂｕｓが順に取り出されＬ
＝　［ｕｂｕｓ、ＱＱａｌｕｌ　、　　Ｑ　ｓ　、　　
５ｂｕｓ］　となり、ｓ　ｂｕｓからｒｌまでのパスの
抽出が開始される。ｓ　ｂｕｓの出力に接続されている
ｍｏｄｕｌｅ　ｒ　１　　が抽出される。この時ｒｌ＝
ｒｌが成立するから、レジスタファイルからレジスタフ
ァイルまでのパス記憶部にｐａｔｈ（（ｓ　ｂｕｓ）、
（ｒｂｕｓ、　Ｑ　ｂｕｓ：ｌ）、（Ｑｂｕｓ、　Ｑ　
Ｑ　、ａｌｕ　１　、　Ｑ　ｓ、５ｂｕｓ〕）という情
報が記憶される。次にＬの右の要素が１つ取り除かれＬ
＝［ｕｂｕｓ、　ｆｌ　Ｑ、　ａｌｕｌ、、　ｆｌ　ｓ
］となりＱｓからｒｌまでの別の経路探索が実行される
。しかしながらＱｓの出力はｓ　ｂｕｓにしか接続され
ていないから別の経路が存在せず、Ｙが存在しないとい
う結果となり、Ｌの右の要素が取り除かれＬ＝（Ｑｂｕ
ｓ、　ｆｌ　Ｑ　、　ａｌ、ｕｌ〕　となり、ａｌｕ　
１かｒｌに至る別の経路が探索される。先程と同様ａｌ
ｕ　１　　の出力は１ｓにしか接続されていないためＹ
は存在しないということになり、Ｌ＝（Ｑｂｕｓ。 ＱＱ〕となり同様の処理が繰り返されるＬ〔〕となった
時、ｒｌからｒｌまでの別の経路探索が開始される。こ
の時、Ｙ＝ｒｂｕｓが抽出でき、ｒｂｕｓはＬの要素で
なく、ｒｂｕｓｒｌでないので、Ｌ　＝　ｒ、　ｒ　ｂ
ｕｓ）　　となりｒ　ｂｕｓからｒｌまでの経路が探索
される。同様の手続きにより、Ｑｐ、ａｌｕｌ。 Ｑｓが抽出されＬ＝　［ｒｂｕｓ、　Ｑ　ｒ、　ａｌｕ
ｌ　、　Ｑ　ｓ〕となり、ｓ　ｂｕｓからｒｌの経路探
索が開始される。 このときＹ＝ｒｌとなりｒｌ＝ｒｌが成立するのでレジ
スタファイルからレジスタファイルまでのパス記憶部に ｐａｔｈ（（（ｓ　ｂｕｓｈ、　（ｒｂｕｓ、　Ｑ　ｂ
ｕｓ：ＩＬ　（ｒｂｕｓ、　Ｑ　ｒ　、ａｌｕ　１　、
　Ｑ　ｓ〕）という情報が記憶される。 次に先程と同様りの右側の要素を１つずつ取り除いてゆ
きながら別のパスの探索を実行する。この場合、Ｌ−〔
〕となった時、ｒｌの出力端子は、Ｑｂｕｓ、　　ｒｂ
ｕｓの２つのｍｏｄｕｌｅにしか接続されていないため
、すべてのパスが抽出されたことになり、処理を終了す
る。 再び第６図（ａ）の処理に戻ると、次に１組のレジスタ
ファイルの組が抽出される。第５図のレジスタファイル
記憶部のものでは、２つのレジスタフアイルしか存在し
ないため、１組のものしか抽出できない。この時、第６
図（ａ）の記号に合わせると、Ａ＝　（：ｌ　、　Ｂ　
＝　（ｌｂｕｓ）　、　Ｃ＝（ｒ　Ｏ〕、　Ａ’　＝　
（ｓｂｕｓ：ｌ　、　Ｂ’　＝　（ｒｂｕｓ。 １ｂｕｓ）、Ｃ’　＝　（ｒｌ、ｒ２．ｒ３）　　とな
る。 Ａが空であり、Ａ’　Ｂが空リストではないから、まず
Ｃの第１要素Ｘ＝ｒ○となり、Ｃ′の第１要素Ｘ’＝ｒ
ｌとなり、ｒｏかｒｌまでの経路探索を実行する。 ｒｏからｒｌまでの経路第６図（ｂ）のフローチャート
に従い、前述の詳細な説明と同じ手続きにより、経路を
抽出することができる。この経路の抽出が終了すると、
次の別のレジスタファイルの組を取り出すが、別の組が
存在しないため、処理が終了する。この処理により、レ
ジスタファイルからレジスタファイルまでのパス記憶部
に記憶された情報を第７図に示す。 第８図は、機能モジュールの動作記憶部に記憶された、
機能モジュールの動作と該動作に必要な制御信号との関
係を記述したものである。例えばａｌｕ　１　　の制御
信号として

〔００〕を入力すると、ｏｕｔ←ｉｎ　１　
＋ｉｎ　２　　を実行し、また（０，１：ｌを入力する
とｏｕｔ４−ｊｎ　］−−ｉｎ　２　　が実行される。 同様にｒｌは制御信号として〔１〕を入力すると、ｉｎ
の信号がレジスタに記憶されることを示している。 また第９図は、ｏｐｅｒａｔｏｒ記憶部に記憶された、
マイクロ操作で使用される演算子とその演算に必要な、
機能モジュールの動作との関係を示したものである。例
えば第９図第１行は、Ａ’　十Ｂ’　という演算を実行
するためには、ａｆｌｕｌにｏｕｔ４−ｉｎｌ＋ｉｎ２
の動作をさせなければならず、また第２行も同様にＡ’
　−Ｂ’　という動作を実行させるためには、ａＱｕｌ
にｏｕｔ　４−ｉｎ　１−ｉｎ　２という動作を実行さ
せなければならないことを示している。 以上レジスタファイル記憶部、レジスタファイルからレ
ジスタファイルまでのパス記憶部９機能ｍｏｄｕｌｅの
動作記憶部、　ｏｐｅｒａｔｏｒ記憶部の情報に基づき
、Ｉ１０部から逐次入力されてくるマイイクロ操作を解
読し、各機能ｍｏｄｕｌｅの動作に展開する。 マイクロ操作解読部は、この処理を制御する部分であり
、第１０図のフローチャートに従って制御される。第１
１図は逐次入力されてくるマイイクロ操作の例を示すも
のであり、ｒｌとｒ２の内容を加算したものをｒｌに格
納する操作である。以下この解読処理を第１０図のフロ
ーチャートに基づき説明する。 まずＩ１０装置より入力されたレジスタ転送動作を取り
出す。ここでは第１１図に示したｒ］←ｒｌ＋ｒ２とい
う情報が取り出される。従って第１０図のアルゴリズム
においてＡ＝ｒｌ、Ｂ＝（ｒ　１　＋　ｒ　２〕　とい
う値がｕｒ＋ｊｆｙされる。 次にｏｐｅｒａｔｏｒ記憶部に記憶されている情報を上
から順にｏｐｅｒａｔｏｒ　（Ｘ　、　Ｙ　）の取り出
しを行う。 この場合、第９図よりまず、Ｘ＝　（Ａ’　＋Ｂ’　）
。 Ｙ＝　　（（ａｌｉｌ、　　（ｏｕｔ←ｊ、ｎ　１　＋
ｉｎ　２　］）：ｌ　　がｕｎｊ　ｆｙされる。次にＸ
とＢとのマツチングができるかどうかを試す。この場合
、（ｒｌ＋ｒ２）と〔Ａ′十Ｂ’）はマツチングして、
Ａ’　＝ｒｌ、Ｂ’　＝ｒ２となる。 次にソースレジスタ、経過点、　ｏｐｅｒａｔｏｒに必
要な基本操作の抽出を行う。まず、前述のＸとＢのマツ
チングをとりｕｎｉｆｙされたものがソースレジスタと
なる。例えば、Ａ’＝ｒ１．、及びＢ’　＝ｒ２がソー
スレジスタとなる。次に経過点の抽出を行う。例えば第
７図の１行目では、〔Ａ′十Ｂ’）を実行するための基
本動作として、ａｌ、ｕｌがｏｕｔ＋ｉｎ　１　＋　ｉ
ｎ　２　が実行される。ここでは（Ａ’　＋Ｂ’　）と
ａＱ、ｕｌの動作の右辺［ｉｎｌ＋１ｎ２）とがマツチ
ングされてＡ′は（ａｌｕ　］、　、　ｉｎ　１　］　
を、Ｂ′は（ａｌｕｌ　、　１ｎ２）　　をそれぞれ通
過しなければならないとする。従って、ｒｌからｒｌに
至るパスは通過点として［ａｌｕｌ　、　１ｎｌ）　　
を、ｒ２からｒｌに至るパスは通過点として（ａｌｕｌ
　、　１ｎ２）をそれぞれもたなければならないことが
抽出できる。 次に通過点を通るソースレジスタからディスティネーシ
ョンレジスタまでのパスを抽出する。まずソースレジス
タ及びディスティネーションレジスタがどのレジスタフ
ァイルに属しているか、レジスタファイル記憶部の情報
を用いて検索される。 第５図よりｒｌ及びｒ２は共に（（ｓｂｕｓ〕、　（ｒ
ｂｕｓ。 １　ｂｕｓ））のレジスタファイルに属している。従っ
てｒｌからｒｌへの転送もｒ２からｒｌへの転送も（（
ｓｂｕｓ）、　（ｒｂｕｓ、　　１ｂｕｓ））のレジス
タファイルから（（ｓｂｕｓ）、　〔ｒｂｕｓ、　１ｂ
ｕｓ））のレジスタファイルへの転送になる。 この時ｒ１からｒｌへの転送は（ａｌｕｌ　、　１ｎ１
）をもつパスが選択されなければならないため、（ｒｂ
ｕｓ、　　Ｑ　ｒ　、　ａｌｕｌ　、　ｆｌ　ｓ　、　
　５ｂｕｓ）　　が選択され、ｒ２からｒｌへの転送は
（ｌｂｕｓ、ｕＱ。 ａｌｕｌ　、　ｓ　Ｑ　、　５ｂｕｓ）が選択される。 従って、（ｒ　１．ｒｂｕｓ、Ｑ　ｒ、　ａｌｕｌ、Ｉ
ＩＩ　ｓ、５ｂｕｓ、ｒ　１）ｒｌからｒｌへの転送 （ｒ　２．Ｑｂｕｓ、ＱＱ　、　ａｌ、ｕｌ、Ｑｓ、５
ｂｕｓ、ｒ　１）ｒ２からｒｌへの転送 がｒ１←ｒｌ＋ｒ２を実行するためのレジスタ転送経路
となる。 次にパス上の機能モジュールの基動作を抽出する。この
中で動作が決っているのはａｌｕ　１のｏｕｔ←ｉｎｌ
＋ｉｎ２である。その他は、データをそのまま転送する
だけの動作である。 まずｒ１→ｒｂｕｓの動作は、第２図の情報よりｒｌの
出力とｒ　ｂｕｓのｊｎｌが接続されていることがわか
り、第８図の情報より（ｒ　ｂｕｓ　、　　（ｏｕｔ←
１ｎｌ））と動作しなければならないことが抽出できる
。次にＱｒはラッチでありデータを一時記憶するためも
のであり特に制御が必要ない。ａｌｕ　１は動作が決ま
っており、ｆｌｓはラッチであるから無視できる。ｓ　
ｂｕｓは入力数が１つであるから制御信号は不必要とな
り、５ｂｕｓ−＋ｒｌへの転送では、ｒｌがｒ１←ｉｎ
という動作が必要である。 以上の操作を繰り返すことにより、第１２図に示した情
報（ｒｌ←ｒ１←ｒ２を実行するのに必要な基本モジュ
ールの動作）が生成できる。 この情報は、Ｉ　１０′ｊＡ置を介し出力され、次に入
力されてくるレジスタ転送動作を解析する。 〔発明の効果〕 本発明によれば、あらかじめデータバスの構造を解析し
ておき、レジスタからレジスタまでのすべてのパスを抽
出し、記憶させておくため、入力されたレジスタ転送動
作を基本動作に展開する際、ソースレジスタからディス
ティネーションレジスタに至る経路を探索しなくてもパ
スを抽出することができるため高速にレジスタ転送動作
の展開が可能となる。 またパスの情報を抽出する際、その経路探索の数をなる
べく少なくするため、データバスにおいて同じ構造のレ
ジスタをレジスタファイルとして１つのものと考え、レ
ジスタファイルからレジスタファイルまでのパスを抽出
するようにするため高速にパスの抽出が可能である。

【図面の簡単な説明】

第１図はシステムの構造図、第２図はデータバスの構成
図、第３図は、機能モジュールのタイプを記述した例を
示す図、第４図はレジスタファイルを抽出する処理のフ
ローチャート、第５図はレジスタファイルを宣言する情
報を示す図、第６図はすべてのレジスタファイルからレ
ジスタファイルまでのパスを抽出する処理のフローチャ
ート、第７図は抽出されたパスを示す図、第８図は機能
モジュールの動作図、第９図はレジスタ転送動作のｏｐ
ｅｒａｔｏｒを宣言した例を示す図、第１０図はレジス
タ転送動作をｍｏｄｕ　ｌｅの基本動作に展開する処理
を示すフローチャート、第１１図は入力されたレジスタ
転送動作図、第１２図は本装置の処理の出力結果を示す
図である。

Claims (1)

1. 【特許請求の範囲】 １、入出力装置、制御装置、記憶装置から構成されるレ
   ジスタ転送動作を該動作を実行するためのハードウェア
   の基本動作に展開するレジスタ転送動作の解読装置にお
   いて、ハードウェアを構成するレジスタ等のデータ記憶
   素子の中で同じ入出力関係をもつものを１つのレジスタ
   ファイルとしてレジスタファイル記憶部に記憶させるこ
   とを特徴とするレジスタ転送動作の解読装置。 ２、特許請求の範囲第１項記載のレジスタ転送動作の解
   読装置において、前記レジスタファイル記憶部に記憶さ
   れているすべてのレジスタファイルの組（Ａ、Ｂ）に対
   してすべてのＡからＢに至る経路を抽出し、レジスタフ
   ァイルからレジスタファイルまでのパス記憶部に記憶さ
   せることを特徴とするレジスタ転送動作の解読装置。