JPS6326070A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル複写機等のディジタル画像を扱う
装置に関し、特に画像データを電気的に拡大・縮小し得
る変倍機能を備えた画像処理装置に関するものである。

〔従来の技術〕

変倍機能を備えた画像処理装置としては、第６図に示さ
れるように、メモリに対する書き込みクロックを可変す
るものが知られている。

すなわち、クロック発生回路ｌの出力をクロック可変回
路２を介してメモリ３に供給し、変倍制御情報八に応じ
てクロック可変回路２において書き込みクロックの周波
数Ｍ・２ｆｗを変える（但し０：５Ｍ≦１）ことにより
、画像読み取り回路４からの画像データを、補間して或
いは間引いてメモリ３に書き込む、そして、クロック発
生回路５からの一定周波数ｆ、の涜み出しクロックによ
り、メモリ３の内容を読み出すことにより、変倍の出力
データを得、画像の拡大・縮小を行うことができる。

また、特開昭５９−１７８８６３号公報には、第７図シ
こ示すように、書き込みクロックに対するクロック可変
回路６を設け、画像の拡大　ｉ宿小時に、変倍制御信号
Ｂ、Ｃに応してメモリ３への９きｉ♂みクロック周波数
Ｘ’ｆｗ及び読み出し周ＪＪ！Ｊ、数゛ｔ・ｒ８の双方
を変化させる画像処理装置が示されている（但し０≦Ｘ
≦１．０≦Ｙ≦１）、この場合も、画像データを間引き
してメモリ３に書き込みを行ったり、或いは画像データ
を補間してメモリから読み出しを行うことにより、画像
の拡大・縮小等を行う。

〔発明が解決しようとする問題点〕

しかし、画像データを間引きしてメモリ３に書き込みを
行うと、メモリ３には不完全な画像データしか記録され
ない、したがって、−旦メモリ３に書き込んだ画像デー
タに対して、更に拡大・縮小成いは切出し等の画像処理
を行う場合には適さない。つまり、編集等の処理が制限
されることになる。また、クロンク周波数を可変するこ
とにより画像処理を行っているので、メモリ３から画像
データを読み出すためのクロックの周波数が一定しない
、このため、たとえば、用紙に対する画像の記録が一定
クロックに基づいて行われる場合、後段の回路において
何等かの手段で画像データのクロック速度を一定にする
必要があり、高速処理が困難である。

本発明は、動作クロックの制約を受けることなく広範囲
にわたる倍率で変倍を行う事ができ、且つ容易に拡大・
縮小成いは切出し等の画像処理を行うことができる画像
処理装置を提供することを目的とする。

〔問題点を解決するための手段及び作用〕本発明の画像
処理装置は、上記目的を達成するため、画像情報が記憶
された記憶手段からデータを読み出すためのクロックに
同期して、拡大・縮小を指示する変倍制御情報に応じた
所定のアドレスを発生するアドレス発生手段を設けたご
とを特徴とする。

これにより、拡大の際には記憶手段から画像データが重
複或いは補間されて読み出され、縮小の際には画像デー
タが間引かれて読み出される。

また、前記アドレス発生手段に前記アドレスの領域指定
を行う手段を設ければ、前記記憶手段からデータのうち
指定された領域のみを読み出すことができ、これにより
前記画像情報の切出しを行うこともできる。

〔実施例〕

以下、図面を参照しながら実施例に基づいて本発明の特
徴を具体的に説明する。

第１図は本発明に係る画像処理装置のブロック図を示す
、なお、第６図及び第７図に対応する個所には同一符号
を付して説明は省略する。

画像入力制御回路７からの画像入力制御信号りは画像読
み取り回路４に供給されると共に、メモリ制御回路８に
供給される。メモリ制御回路８においては画像入力制御
信号りに含まれる。書き込みクロックに同期してメモリ
制御信号Ｅを発生し、このメモリ制御信号已により、画
像読み取り回路４からの人力画像データをすべてメモリ
３に書き込む。

次に変倍制御信号と画像出力制御回路９からの画像出力
制御信号Ｆにより、メモリ制御回路８では変（ｆｆ率に
従ったメモリ制御信号Ｅを発生し、このメモリ制御信号
已により読み出しクロックに同期した速度で拡大又は縮
小後の出力画像データをメモリ３から読み出す。

更に、メモリ制御回路８においては、読み出す領域を指
定する領域指定信号により任意領域の出力画像データを
読み出すためのメモリ制御信号Ｅを発生し、変倍制御信
号との組み合わせにより、任意領域を任意変倍率で、読
み出しクロックに同期した速度で画像データをメモリ３
から読み出すことができる構成となっている。

入力画像データ及び出力画像データは、１画素が１バイ
ト構成で、１Ｍバイトのメモリ領域を持つ場合の例で以
下説明する。

メモリ３は第２図に示すように、１０２４バイト×１０
２４バイトで構成されているものとする。このメモリ３
は、任意の位置をアクセスできるようにＸ方向のアドレ
スとＹ方向のアドレスを持つ構成をとる。第２圀におい
て、ハツチング部分のＸ、Ｙアドレスはそれぞれｉ、ｊ
である。

画像入力制御回路７及び画像出力制御回路９からは、第
３図（ａｔ　［ｂｌ　ｔｅｌに示すように、それぞれペ
ージ、ライン、クロックの各書き込み信号がメモリ制御
回路８に入力される。また、第３図Ｔｄｌは画像読み取
り回路４からの入力画像データを示す。

メモリ制御回路８では、画像入力制御回路７から入力さ
れるライン信号をカウントしてＹ方向のアドレスを発生
させると共に、クロック信号をカウントしてＸ方向のア
ドレスを発生させ、クロック信号に同期して存効な入力
画像データをすべてメモリ３に書き込む、なお、ページ
信号はＹ方向画像領域信号であり、ライン信号はＸ方向
画像領域信号である。

また、メモリ制御回路８においては、変倍制御信号及び
画像出力制御回路９から入力されるライン信号、クロッ
クに従って、Ｘ、７両方向のアドレスを発生させ、クロ
ックに同期して指定された変倍率で出力画像データをメ
モリ３から読み出す。

更に、読み出し開始アドレスＸｏ、Ｙｏを指示する領域
指定信号により読み出し領域が指定されているときには
、このアドレスをプリセットし、同様に出力画像データ
をメモリ３から読み出す。

メモリ制御回路ｓ内に設けられるアドレス発生部の詳細
を第４図に示す回Ｂ図を参照して説明する。

図中、４１Ｘ、４１ＹはＸアドレス、Ｙアドレスを発生
ずる各１０ビツトのＤ型フリンブプロップ（図中ＦＦで
示す）である、プリセント時には読み出し開始アドレス
Ｘｏ、Ｙｏがマルチプレクサ（図中ＦＬＵＸで示す）　
４２Ｘ、４２Ｙ及び加算器（図中ＡＤＤＥＲで示す）４
３Ｘ、４３Ｙを介してＤ型フリ７ブフロフブ４１Ｘ、４
１Ｙに供給され、同フリップフロップ４１Ｘ、４１Ｙは
所定の初期値に設定される。４４Ｘは、読み出しクロッ
ク信号によりトリガされ読み出しライン信号によりクリ
アされる力うンタである。また、４４Ｙは、読み出しラ
イン信号によりトリガされ読み出しページ信号によりク
リアされるカウンタである。

カウンタ４４Ｘ、４４Ｙのカウント値と、予め変倍率と
対応づけられた変倍制御信号とをＲＯＭ　４５Ｘ、４Ｓ
Ｙへ入力することにより、ＲＯＭ　４５Ｘ、４５Ｙに予
め書き込んである現在のアドレスと次のアドレスとの差
が出力される。この値を、Ｄ型フリ７プフロフプ４１Ｘ
、４１Ｙの出力である現在のアドレスに加えることによ
り次のアドレスを得ることができる。

Ｄ型フリップフロフプ４１Ｘのクロック端子には、書き
込みクロック信号或いは読み出しクロック信号がＯＲゲ
ート４６を介して供給され、同クリア端子には書き込み
ライン信号或いは読み出しライン信号がＯＲゲート４７
を介して供給されるので、各クロック信号毎に任意ステ
ップのＸアドレスを得ることができる。同様に、Ｄ型フ
リップフロップ４１Ｙのクロック端子には、書き込みラ
イン信号或いは読み出しライン信号が０１？ゲート４７
を介して供給され、同クリア端子には書き込みページ信
号或いは読み出しページ信号がＯ１＋ゲート４８を介し
て供給されるので、各ライン信号毎に任意ステップのＹ
アドレスを得ることができる。

変倍制御信号がβビットならば可能な変倍率階数は２１
に、カウンタ４４Ｘ、　４４Ｙがｍ進ならば最大変倍率
はｍ倍に、またＲＯＭ　４５Ｘ、４５Ｙの出力がｎビッ
トならば最小変倍率は１／（２”−１）にそれぞれ設定
できる。

本実施例では変倍制御信号が４ビツト、カウンタ４４Ｘ
、４４Ｙが１０進力＋’７７り、ＲＯＭ　４５Ｘ、４５
Ｙ　力出力が２ビツトであるので、変倍率を最小３３．
３％（１／３）から最大１０００％（１０倍）までの１
６段階を任意に実現し得る。

変倍制御信号と１対１に対応する変倍率とカウンタ４４
Ｘ、４４Ｙ　ノ出力値に対する１２０Ｍ　４５Ｘ、４５
Ｙ　ノ出力値の一例を表１に示す。なお、出力値は共に
１０進数表示である。

（この頁以下余白） 表１ この表から判るように、縮小時にはメモリ３のアドレス
が飛び飛びにアクセスされるので画像データが間引かれ
、また拡大時にはメモリ３の同一アドレスが重複してア
クセスされるので画像データの補間が行われる。

なδ、第１図に示すメモリ３を、スタテイクＲＡＭで構
成するならば、アドレスのほかに−Ｅ、　Ｃ３等の信号
が必要であり、また、ダイナミックＲＡＭで構成するな
らば、ＷＥ、　ＲＡＳ　、　ＣＡＳ等の信号が必要であ
る。これらの信号は、従来の方法により容易に発生でき
るため、その回路は図示しない。

第５図は、本発明に係るアドレス発生部の他の実施例を
示すものである。なお説明を簡単にするためＹ方向アド
レスを発生させる回路部分は省略している。また、第４
図に対応する個所には１位の桁の数字が対応する５０番
台の符号を付している。

第４図の実施例では、アドレスの全ビットを加算器４３
Ｘ、４３Ｙにより生成しているに対し、第５図の実施例
では、１０ビツトのアドレスビットのうち変倍制御に関
わる２ビツトのアドレスビットのみを加算器５３により
生成し、残りの８ビツトをカウンタ（図中ＣＮＴＲで示
す）５９で生成する点が異なる。

加算器５３の出力はＤ型フリンプフロソブ５１で保持さ
れ、該フリップフロップ５１からの２ビツトの出力とカ
ウンタ５９からの８ビツトの出力が統合され１０ビツト
のＸアドレスとなる。そしてカウンタ５９は、加算器５
３で桁上がりがあつたときのみインクリメントされる。

第４図の構成では、マルチプレクサ４２Ｘ、４２Ｙ　。

加算器４３Ｙ、４３Ｙ　、　　Ｄ型フリソプフロフプ４
１Ｘ、４１Ｙのビット幅は全アドレスビット幅だけ必要
であるが、第５図の構成では、ＲＯＭ　５５の出力ビツ
ト幅でよい。したがって、第４図と比べてマルチプレク
サ５２．加算器５３．Ｄ型フリフプフロンプ５１のビッ
ト幅が少ないためハードウェアを筒易に、また安価に構
成し得る。

〔発明の効果〕

以上述べたように、本発明においては、メモリ読み出し
用のクロックに同期して指定された変倍率に従ったアド
レスを発生させ、このアドレスに基づいて全画像データ
が書き込まれたメモリをアクセスする。これにより、メ
モリ読み出し時に、読み出しクロックに同期して変倍率
の出力画像データが得られる。したがって、クロック速
度を可変することなく画像の拡大・縮小を任意の倍率で
行うことができる。また、メモリには画像読み取り回路
で読み取った画像データがすべて記憶されているため、
１回の画像読み取りで種々の出力画像を得ることでき、
編集等の処理を容易に行うことができる。

更に、メモリの読み出し開始アドレスを外部から容易に
設定できるので、メモリ読み出し領域の指定により、画
像の切出し等の処理が可能となる。

【図面の簡単な説明】

第１図は本発明に係る画像処理装置のブロック図、第２
図はメモリの構成を示す説明図、第３図は画像処理装置
の動作を示すタイミングチャート、第４図はアドレス発
生回路の実施例、第５図はアドレス発生回路の他の実施
例である。また、第６図及び第７図はそれぞれ異なる従
来の画像処理装置を示す。 ３：メモリ　　　　　　４：画像読み取り回路７：画像
人力制御回路　８：メモリ制御ゴロ回路９：画像出力制
御回路 ４１Ｘ、４１Ｙ、５１　：　Ｄ型フリップ７０　ｙプ４
２Ｘ、４２Ｙ、５２　：マルチプレクサ４３Ｘ、４３Ｙ
、５３　：加算器　　４４Ｘ、４４Ｙ、５４　：カウン
タ特許出願人　　　　　富士ゼロックス株式会社代理人
　　小刃　益（ほか２名） 第　３　図

Claims (1)

1. 【特許請求の範囲】 １、画像情報が記憶された記憶手段からデータを読み出
   すためのクロックに同期して、拡大・縮小を指示する変
   倍制御情報に応じた所定のアドレスを発生するアドレス
   発生手段を設けたことを特徴とする画像処理装置。 ２、前記アドレス発生手段は、前記記憶手段のデータの
   うち指定された領域のデータのみを読み出して画像の切
   出しを行うためのアドレス領域指定手段を備えているこ
   とを特徴とする特許請求の範囲第１項記載の画像処理装
   置。