JPS6326551B2 - - Google Patents
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- Publication number
- JPS6326551B2 JPS6326551B2 JP55150546A JP15054680A JPS6326551B2 JP S6326551 B2 JPS6326551 B2 JP S6326551B2 JP 55150546 A JP55150546 A JP 55150546A JP 15054680 A JP15054680 A JP 15054680A JP S6326551 B2 JPS6326551 B2 JP S6326551B2
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- Japan
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- diffusion
- diffusion region
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- substrate
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- Expired
Links
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- 239000004065 semiconductor Substances 0.000 claims description 15
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- 229910052782 aluminium Inorganic materials 0.000 description 6
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明はダイオード、トランジスタ等のプレナ
ー型半導体装置の高耐圧化に関するものである。
プレナー型半導体装置の主Ｐ−Ｎ接合のブレーク
ダウン電圧値は同一比抵抗のウエハーを使用した
場合、第１図ａに示す拡散深さXjの値を深くす
ることにより、拡散領域１に示す部分の半径Xj
（接合Ｊのわん曲の曲率）を大きくし、それによ
つて高耐圧化が計られている。従つて高耐圧を得
るには大きな半径Xjの値が必要となり、このた
めには長時間の拡散を行わなければならず拡散に
よるコスト高になり、又、長時間の拡散途中で汚
染による特性不良の発生の原因になる。この他高
耐圧化への基本的な構造として第１図ｂに示す所
謂ガードリング構造が知られている。係る構造は
拡散領域１を囲んでこれと同一導電型の環状領域
２，２′を１以上形成する。両拡散領域の間の距
離は表面接合部の破壊電圧（この値は半導体内部
（バルク）の接合の破壊電圧の値より低い。）が与
えられた時に形成される空間電荷領域（点線で図
示）の距離a0，ａ内に選ぶ。このように設定すれ
ば主Ｐ−Ｎ接合Ｊからガードリング接合JRに空
間電荷層が到達すると今度は主Ｐ−Ｎ接合Ｊの逆
バイアス電圧の増加と共にガードリング接合JR
が基体（Ｎ層）３へ空間電荷層が伸びて行く。こ
のようにガードリング接合を増すことにより電界
が緩和され全体としての表面破壊電圧は夫々拡散
領域１，２，２′の表面破壊電圧の和の値まで高
められる優れた構造といえる。然し乍らガードリ
ング接合を増すこと、つまり環状拡散領域を増す
ことはチツプサイズがより大きくなり、チツプが
コスト高となる難点がある。又、最外郭の環状拡
散領域２′においては拡散深さの浅さと相俟つて
前述の半径Xjが小さく表面（点Ｑ）に電界が集
中して表面破壊を起こすために全体としての電圧
は基体内部の接合部の破壊電圧値迄高めることは
困難である。本発明は係る欠点を解消し、経済的
にして高耐圧のプレナー型半導体装置を提供する
もので、以下図面を用いて本発明を詳細に説明す
る。第２図はダイオードに適用した本発明の一実
施例構造図で従来例と同一付号は同等部分を示
す。本発明は半導体基体３の一面において最外郭
に位置するガードリング領域（環状拡散領域２
ａ）の拡散深さを深く形成し、該基体３の他面に
形成された該基体３と同一導電型にしてこれより
不純物濃度の高い拡散領域４に接するように構成
したことを特徴とするものである。この構造によ
れば主Ｐ−Ｎ接合Ｊからガードリング接合JRに
空間電荷層が達すると今度は逆バイアス電圧の増
加と共に該接合JRから基体内部へ空間電荷層が
伸び点線で示す如く拡散領域４との接点（点Q′）
に達する。このことは従来例（第１図ｂ）の空間
電荷層の拡がりがガートリング領域の最外郭２′
においては基体３の表面に達しここ（点Ｑ）で表
面破壊を起こすのに対し本発明によれば基体内部
の破壊電圧を得ることができるので所謂メサ構造
と同等の極めて高い破壊電圧特性を得ることがで
きる。又、本発明によれば 空間電荷層の発生による漏洩電流は拡散領域
４で阻止されるために高温逆電圧印加試験
（BT試験）においてリーク（漏洩）電流が少
く信頼度に優れていることが確認できた。
ー型半導体装置の高耐圧化に関するものである。
プレナー型半導体装置の主Ｐ−Ｎ接合のブレーク
ダウン電圧値は同一比抵抗のウエハーを使用した
場合、第１図ａに示す拡散深さXjの値を深くす
ることにより、拡散領域１に示す部分の半径Xj
（接合Ｊのわん曲の曲率）を大きくし、それによ
つて高耐圧化が計られている。従つて高耐圧を得
るには大きな半径Xjの値が必要となり、このた
めには長時間の拡散を行わなければならず拡散に
よるコスト高になり、又、長時間の拡散途中で汚
染による特性不良の発生の原因になる。この他高
耐圧化への基本的な構造として第１図ｂに示す所
謂ガードリング構造が知られている。係る構造は
拡散領域１を囲んでこれと同一導電型の環状領域
２，２′を１以上形成する。両拡散領域の間の距
離は表面接合部の破壊電圧（この値は半導体内部
（バルク）の接合の破壊電圧の値より低い。）が与
えられた時に形成される空間電荷領域（点線で図
示）の距離a0，ａ内に選ぶ。このように設定すれ
ば主Ｐ−Ｎ接合Ｊからガードリング接合JRに空
間電荷層が到達すると今度は主Ｐ−Ｎ接合Ｊの逆
バイアス電圧の増加と共にガードリング接合JR
が基体（Ｎ層）３へ空間電荷層が伸びて行く。こ
のようにガードリング接合を増すことにより電界
が緩和され全体としての表面破壊電圧は夫々拡散
領域１，２，２′の表面破壊電圧の和の値まで高
められる優れた構造といえる。然し乍らガードリ
ング接合を増すこと、つまり環状拡散領域を増す
ことはチツプサイズがより大きくなり、チツプが
コスト高となる難点がある。又、最外郭の環状拡
散領域２′においては拡散深さの浅さと相俟つて
前述の半径Xjが小さく表面（点Ｑ）に電界が集
中して表面破壊を起こすために全体としての電圧
は基体内部の接合部の破壊電圧値迄高めることは
困難である。本発明は係る欠点を解消し、経済的
にして高耐圧のプレナー型半導体装置を提供する
もので、以下図面を用いて本発明を詳細に説明す
る。第２図はダイオードに適用した本発明の一実
施例構造図で従来例と同一付号は同等部分を示
す。本発明は半導体基体３の一面において最外郭
に位置するガードリング領域（環状拡散領域２
ａ）の拡散深さを深く形成し、該基体３の他面に
形成された該基体３と同一導電型にしてこれより
不純物濃度の高い拡散領域４に接するように構成
したことを特徴とするものである。この構造によ
れば主Ｐ−Ｎ接合Ｊからガードリング接合JRに
空間電荷層が達すると今度は逆バイアス電圧の増
加と共に該接合JRから基体内部へ空間電荷層が
伸び点線で示す如く拡散領域４との接点（点Q′）
に達する。このことは従来例（第１図ｂ）の空間
電荷層の拡がりがガートリング領域の最外郭２′
においては基体３の表面に達しここ（点Ｑ）で表
面破壊を起こすのに対し本発明によれば基体内部
の破壊電圧を得ることができるので所謂メサ構造
と同等の極めて高い破壊電圧特性を得ることがで
きる。又、本発明によれば 空間電荷層の発生による漏洩電流は拡散領域
４で阻止されるために高温逆電圧印加試験
（BT試験）においてリーク（漏洩）電流が少
く信頼度に優れていることが確認できた。
本発明の環状拡散領域２ａは内部破壊によつ
て従来のガードリング領域数個に相当する電圧
特性を示すのでチツプサイズの小型化が達成で
き経済的であると同時に同一チツプサイズの場
合には主Ｐ−Ｎ接合Ｊが拡大でき電流容量の増
大が可能である。又、同一耐電圧の場合には基
体の不純物濃度を高く（比抵抗を下げる）する
ことができるので装置の信頼度を向上できる。
て従来のガードリング領域数個に相当する電圧
特性を示すのでチツプサイズの小型化が達成で
き経済的であると同時に同一チツプサイズの場
合には主Ｐ−Ｎ接合Ｊが拡大でき電流容量の増
大が可能である。又、同一耐電圧の場合には基
体の不純物濃度を高く（比抵抗を下げる）する
ことができるので装置の信頼度を向上できる。
主拡散領域の拡散深さを浅くできるので拡散
時間が短縮でき拡散コストが安価である。
時間が短縮でき拡散コストが安価である。
等の利点がある。因みに本発明の半導体装置の製
法について第３図の各部製造工程断面図を用いて
説明する。先ず所定の導電型（例えばＮ型）の半
導体基体３の一面に酸化膜（SiO2）を形成し他
面にリン等を拡散してN+型領域４を形成する
（第３図ａ）。次に写真処理等により不要な酸化膜
を除去し、ここに拡散領域（主拡散領域及び内側
の環状領域）形成のためのＰ型不純物（ボロン
Ｂ）をデポシ（沈積）せしめる。（第３図ｂ）次
いで該半導体基体の一面全面にアルミニウム
（Al）をスパツタリング等により被着し、最外郭
の環状拡散領域の形成部表面のアルミニウムを残
し不要なアルミニウムを除去するか、又は選択的
にアルミニウムを上記表面に被着する。（第３図
Ｃ）次に拡散工程を経て主拡散領域１、環状拡散
領域２及び２ａを形成する。（第３図ｄ）なお、
上記拡散工程においてアルミニウムはボロン等に
比し拡散速度が極めて速く（1150℃で約5.5倍）
同時拡散により最外郭の環状領域２ａはその先端
（深部）がＮ型導電領域４に達する深さに拡散さ
れる。従つて、最外郭領域形成のための拡散不純
物は他の不純物に比し拡散係数が大きいものを使
用することが製造上望ましい。上述は同時に拡散
した場合であるが、ボロンなら先に最外郭のみ先
に拡散しＮ領域４に達せしむることが必要であ
る。然る後、領域１及び４の所要面に電極Ａ及び
Ｋを形成し他の表面には表面保護膜Ｓ等を設けて
本発明のダイオードを完成する。（第３図ｅ）以
上実施例においては、最外郭領域２ａの内側に環
状領域２を形成した例について説明したが、該領
域２は削除して該最外郭領域を主拡散領域１と空
間電荷領域の距離内に設けるようにしてもよいこ
とは明白であり、又、内側の環状領域２を更に複
数個設けるようにしてもよい。第４図は本発明を
トランジスタに適用した場合の他の実施例構造図
で主拡散領域１をベース領域として該領域１にこ
れと逆導電型のエミツタ領域５を形成するように
したものである。
法について第３図の各部製造工程断面図を用いて
説明する。先ず所定の導電型（例えばＮ型）の半
導体基体３の一面に酸化膜（SiO2）を形成し他
面にリン等を拡散してN+型領域４を形成する
（第３図ａ）。次に写真処理等により不要な酸化膜
を除去し、ここに拡散領域（主拡散領域及び内側
の環状領域）形成のためのＰ型不純物（ボロン
Ｂ）をデポシ（沈積）せしめる。（第３図ｂ）次
いで該半導体基体の一面全面にアルミニウム
（Al）をスパツタリング等により被着し、最外郭
の環状拡散領域の形成部表面のアルミニウムを残
し不要なアルミニウムを除去するか、又は選択的
にアルミニウムを上記表面に被着する。（第３図
Ｃ）次に拡散工程を経て主拡散領域１、環状拡散
領域２及び２ａを形成する。（第３図ｄ）なお、
上記拡散工程においてアルミニウムはボロン等に
比し拡散速度が極めて速く（1150℃で約5.5倍）
同時拡散により最外郭の環状領域２ａはその先端
（深部）がＮ型導電領域４に達する深さに拡散さ
れる。従つて、最外郭領域形成のための拡散不純
物は他の不純物に比し拡散係数が大きいものを使
用することが製造上望ましい。上述は同時に拡散
した場合であるが、ボロンなら先に最外郭のみ先
に拡散しＮ領域４に達せしむることが必要であ
る。然る後、領域１及び４の所要面に電極Ａ及び
Ｋを形成し他の表面には表面保護膜Ｓ等を設けて
本発明のダイオードを完成する。（第３図ｅ）以
上実施例においては、最外郭領域２ａの内側に環
状領域２を形成した例について説明したが、該領
域２は削除して該最外郭領域を主拡散領域１と空
間電荷領域の距離内に設けるようにしてもよいこ
とは明白であり、又、内側の環状領域２を更に複
数個設けるようにしてもよい。第４図は本発明を
トランジスタに適用した場合の他の実施例構造図
で主拡散領域１をベース領域として該領域１にこ
れと逆導電型のエミツタ領域５を形成するように
したものである。
以上の説明から明らかなように本発明によれば
経済的な高耐圧プレナー型半導体装置が提供でき
るので実用上の効果は大きい。
経済的な高耐圧プレナー型半導体装置が提供でき
るので実用上の効果は大きい。
第１図ａ，ｂは従来構造図、第２図及び第３図
は本発明の一実施例構造図及びその製造工程図、
第４図は本発明の他実施例の構造図である。図に
おいて、１は主拡散領域、２，２′は環状拡散領
域（ガードリング領域）、２ａは最外郭環状拡散
領域、３は半導体基体である。
は本発明の一実施例構造図及びその製造工程図、
第４図は本発明の他実施例の構造図である。図に
おいて、１は主拡散領域、２，２′は環状拡散領
域（ガードリング領域）、２ａは最外郭環状拡散
領域、３は半導体基体である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体の一面に形成された該基体と逆導
電型の第１拡散領域と、該第１拡散領域の周囲に
位置し、これと同一導電型の１つ以上のガードリ
ング領域を備えた半導体装置において、該半導体
基体の一面の最外郭に位置する該ガードリング領
域を該半導体基体の他面に形成された該基体と同
一導電型にしてこれより高不純物濃度の第２の拡
散領域に接する深さに構成したことを特徴とする
高耐圧プレナー型半導体装置。 ２ 第１拡散領域にこれと逆導電型のエミツタ領
域を形成したことを特徴とする特許請求の範囲第
１項記載の高耐圧プレナー型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55150546A JPS5773932A (en) | 1980-10-27 | 1980-10-27 | High tension-resisting planer-type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55150546A JPS5773932A (en) | 1980-10-27 | 1980-10-27 | High tension-resisting planer-type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5773932A JPS5773932A (en) | 1982-05-08 |
| JPS6326551B2 true JPS6326551B2 (ja) | 1988-05-30 |
Family
ID=15499232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55150546A Granted JPS5773932A (en) | 1980-10-27 | 1980-10-27 | High tension-resisting planer-type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5773932A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2134705B (en) * | 1983-01-28 | 1985-12-24 | Philips Electronic Associated | Semiconductor devices |
| DE10320414A1 (de) * | 2003-05-07 | 2004-12-23 | Infineon Technologies Ag | Halbleiteranordnung mit Schutzanordnung zur Verhinderung einer Diffusion von Minoritätsladungsträgern |
-
1980
- 1980-10-27 JP JP55150546A patent/JPS5773932A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5773932A (en) | 1982-05-08 |
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