JPS63268200A

JPS63268200A - 不揮発性メモリ

Info

Publication number: JPS63268200A
Application number: JP62102418A
Authority: JP
Inventors: Osamu Yoshimura; 修吉村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-04-24
Filing date: 1987-04-24
Publication date: 1988-11-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は不揮発性メモリに関し、特に書込み及び消去可
能な不揮発性メモリのテスト回路に関する。

〔従来の技術〕

従来、書込み及び消去可能な不揮発性メモリ（以下、単
にＥＰ几ＯＭと略す。）は記憶データの消去機能、記憶
させようとするデータの書込機能、及び記憶しているデ
ータの読み出し機能を備えている。第２図は、この種の
ＥＰＲＯＭである。通常、ＥＰＲＯＭｄ数千番地のアド
レスを持ち、メモリー容量は数万〜数十万ビットにもお
よぶが、ここでは説明を簡単にする為に、１アドレスの
ｌビ、　トＥＰａＯＭであシ、特に電気的に消去可能な
２８０Ｍ（ＥＢＰＲＯＭと呼ぶ）について述べている。

第２図に示す様に、メモリーセル部２０１．ｉ込み、消
去時のゲート電圧設定部２０２．読み出し時のゲート電
圧設定部２０３．書込み、及び消去時のデータ線電圧設
定部２０４．センスアンプ２０５、出力データラ、チ２
０６からなる。このＥＢＰＲＯＭを消去する場合、ＧＳ
信号が“Ｈ“レベルとなり、メモリーセル部２０１内の
選択用トランジスタ２０７，２０８はオン状態となる。

次１ｃＥ信号がゝＨ“レベルとなって、ゲート電圧設定
部２０２はｖＰＰ電位（通常、１２Ｖ〜３０Ｖ）を出力
し、データ線電圧設定部２０４はＧＮＤ電位を出力する
。これらの電位はそれぞれフローティングゲート型記憶
用トランジスタ２０９に印加され、この印加電圧によシ
、記憶用トランジスタ２０９のゲート・ソース間に強電
界が形成される。

この強電界により、シリコン表面と酸化膜とのエネルギ
ー障壁以上に誘起された電子が、トンネル酸化膜を通し
て、フローティングゲートに注入される。この電子注入
はＥ信号が１Ｈ“レベルの間続き、Ｅ信号をゝゝＬ“レ
ベルにすると、フローティングゲートにトラップされて
保持状態となシ、Ｃ８信号を“Ｌ“レベルとして消去は
完了する。

この時、記憶用トランジスタの閾値電圧（以下、単にＶ
Ｔ　と略す。）は７０−テ°イングゲートにドラッグさ
れている電子により高くガっている。（以降、このＶＴ
をＶＴＥと呼ぶ。通常、＋６ｖ〜＋８ｖ程度である。）次に、とのＥＥＰＲＯＭに書込みを行う場合、Ｃ８信号
がゝゝＨ“レベルとなシ、選択用トランジスタ２０７．
２０８はオン状態となる。次に、Ｗ信号が“Ｈ“レベル
となって、ゲート電圧設定部２０２はＧＮＤ電位を出力
し、データ線電圧設定部２０４はＶＰＰ電位を出力する
。これらの電位はそれぞれ記憶用トランジスタ２０９に
印加され、この印加電圧により、記憶用トランジスタ２
０９のゲート・ソース間に強電界が形成される。１（但
し、消去時とは方向が逆向きである。）この強電界によ
シ、フローティングゲートにトラップされている電子の
内で、フローティングゲートと酸化膜とのエネルギー障
壁以上に誘起された電子が、トンネル酸化膜を通してソ
ースへ排除される。（これは、逆にフローティングゲー
トへの正孔注入とも考えることができる。）との正孔注
入はＷ信号がＶ″Ｈ“レベルの間続き、Ｗ信号を“Ｌ“
レベルとすると、フローティングゲートにトラップされ
保持状態となシ（電子が空の状態）、Ｃ８信舟をＬ“レ
ベルとして、書込、は完了する。

この時、記憶用トランジスタのＶ、はフローティングゲ
ートにトラップされている正孔にょシ、低くなっている
。（以降、このＶＴをＶＴＷと呼ぶ。）通常、−２Ｖ〜
−４ｖ程度である。）次にこのＥＥＰＲＯＭめ記憶データを読み出す場合、Ｃ
８信号が”Ｈ“レベルとなって、選択用トランジスタ２
０７，２０８はオン状態となる。

次に、Ｒ信号が１Ｈ”レベルとなってゲート電圧設定部
２０３は（抵抗ｒ、＋Ｐチャンネル型トランジスタ２１
０のオン抵抗）と（抵抗ｒ２＋Ｎチャンネル型トランジ
スタ２１１０オン抵抗）の比によって決まる特定電圧ｖ
ｓを出力する。この特定電圧ｖｓは記憶用トランジスタ
２０９のｖＴｗとＶＴＫとの間の電圧に設定されている
。（通常ＯＶ〜５Ｖ）この特定電圧ｖｓが記憶用トラン
ジスタ２０９のゲートに印加されるが、記憶用トランジ
スタ２０９の７丁がこの特定電圧ｖｓよシも高い場合、
つま９消去された状態では記憶用トランジスタ２０９が
オンしない為、データ線はＧＮＤと接続されない。逆に
記憶用トランジスタ２０９のＶＴがこの特定電圧ｖｓよ
シも低い場合、っま）書込まれた状態では記憶用トラン
ジスタ２０９がオンする為、データ線はＧＮＤと接続さ
れる。上記したデータ線の非接地状態、あるいは接地状
態はセンスアンプ２０５がデータ線に印加する■ＤＤ電
圧によシ、抵抗ｒ３に電流が流れない、あるいは流れる
という２状態に対応し、この状態の違いが電圧降下の有
無として検出され、それぞれ記憶データ１１“、及びＶ
″０“として出力される。この出力データはラッチ回路
２０６にラッチされて、Ｃ８信号をゝＬ”レベルとして
読み出しは完了する。

上述した基本機能に加えて、書込みあるいは消去を実行
した場合にこの書込みあるいは消去が確実に実行された
か否かを確認′する機能としてベリファイ機能がある。

これは、書込みあるいは消去が完了した時点で直ちにそ
のデータを読み出して確認するもので、上述した基本機
能が連続して（書込み動作＋読み出し動作、あるいは消
去動作十読み出し動作）実行される。

〔発明が解決しようとする問題点〕

上述した従来のＥＦＲＯＭはある一定の書込み時間、消
去時間で書込み、消去を実行した場合忙ＶＴＷ　＋　Ｖ
ＴＫがどれ程の値になったのかが確認できない。すなわ
ち、前述のベリファイ機能を用いても、データが書込ま
れたこと、あるいは消去ができたことは確認できるが、
■霜あるいはＶＴＥが前述の特定電圧Ｖｓよりも高くな
った、あるいは低くなったことが確認できるだけであり
、ｖＴｗ、■ＴＥＯ値がどの程度であるかを知ることは
できない。

前述したように、通常、ＥＦＲＯＭのメモリー容量は数
万〜数十万ビットにもおよぶため、製造時のバラツキや
欠陥によってＶＴＷ　＊　ＶＴＥが異常値となるビット
も発生する。この異常ビットの内、ｖＴＷ＞ｖｓｌおよ
びｖＴＥくＶｓとなるビットは、ベリファイ機能により
検出できるが、ＶＴＷ　＜　ＶＳおよびＶＴＥ＞ＶＳ　
となるビットで、ＩＶＴＷＶＳＩおよび１ｖＴｒ、Ｖｓ
ｌの値が不十分なビットは、ＶＴＷ　＋　ＶＴＥの値が
未知であるので、検出できない欠点がある。また、上記
したＶｓとＶ　Ｔｗｓ　ＶＩＥの差、ＩＶｓ　−Ｖｒｔ
ｖｌ　及Ｕ　ＩＶＴＥ−Ｖｓ　ｌ　ｉｆ：、ｉｌみデー
タ、あるいは消去状態の保持能力と密接な関係があり、
一般に（Ｖｓ　−Ｖｒｗ　）　＋　（ＶＴＥ−Ｖｓ　）
が大きいと保持能力が高いと言えるが、ｖ’ｒｗ　ｔ　
ＶＴＥの値がわからないので、保持能力の定量的な把握
が困難である欠点を有する。

本発明ノ目的はＥＰＲＯＭＯＶｒｗ、ＶＴＥ　の値’に
検出を可能としｓ　ＶＴＷ＋　ＶＴＢの値が異常である
ビットを検出できるようにし、書込みデータあるいは消
去状態の保持能力をよシ確実に保証できるようＫするこ
とである。

〔問題点を解決するための手段〕

本発明のＥＦＲＯＭは書込まれたデータを読み出す際に
１書込まれたデータを記憶保持しているトランジスタの
ゲートに、チップの内部で生成される第一のゲート電圧
を与えて、該第一のゲート電圧に対応した読み出しデー
タを得る手段と、チップの外部から供給される第二のゲ
ート電圧を与えて、該第二のゲート電圧に対応した読み
出しデータを得る手段と、これら第一、第二のゲート電
圧を切換える手段とを有している。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は、本発明の一実施例であシ、ｌアドレス、１ビ
ツトのＥＥＦＲＯＭである。（アドレス、及び、ビット
数を最小限にしたのは説明を簡単にするためで、複数ア
ドレス、複数ビットで考えることも当然可能である。）
本実施例のＥＥＦＲＯＭはメモリーセル部１０１．書込
み、消去時のゲート電圧設定部１０２　、読み出し時の
ゲート電圧設定部１０３．書込み、消去時のデータ線電
圧設定部１０４．センスアンプ１０５．出力データラッ
チ１０６とを含み、さらに外部からの第二のゲート電圧
を供給する端子ｖｃｇを付加している。

本実施例のＥＥＦＲＯＭの基本機能、っまシ記憶データ
の消去機能１．記憶させようとするデータの書込み機能
、及び記憶しているデータの読み出し機能は、前述した
従来例と全く同様に動作する。

但し、データの読み出し時において、Ｔ信号を″Ｈ″レ
ベルとすることで内部のゲート電圧設定部１０３が生成
する特定電圧■ｓではなくて、外部から７０ｇ端子に供
給される電圧を記憶用トランジスタ１０９のケートに印
加することが可能である。従って、との７０ｇ端子に供
給する電圧値を変えて繰り返し読み出し動作を行なうこ
とで記憶用トランジスタ１０９のｖＴｔ−検出すること
ができる。

例えば、書込みが正常に実施できるが否かを確認する場
合、書込み動作を行なった後に、直ちに、通常の読み出
し動作を実施する。（前述のベリファイ動作であり、ゲ
ート電圧設定部１０３が生成する特定電圧■ｓによる読
み出しである。）　記憶憶用トランジスタ１０９のｖｆ
ｆが、特定電圧■ｓ以下であれば、記憶用トランジスタ
はオン状態となってセンスアンプ１０５によシミ流パス
が検出されて出力端ＯＵＴの出力は％Ｓ　ｌ−ｉ“レベ
ルとなり、一応、書込み状態であることがわかる。

次に、端子Ｖｃｇに前記した特定電圧Ｖｓよりも必要と
される余裕値αだけ低い値、っ捷りｖｓ−αを供給し、
Ｔ信号をゝゝＨ’／レベルとして、読み出し動作を行な
う。ｖＴｗが■ｓ−αよシも低い値であれば、出力端Ｏ
ＵＴの出力はやはシ“Ｈ“レベルであシ、書込み動作は
正常に実施され、ｖＴｗはα値以上の余裕があることを
確認できる。必要であるならば、さらに低い値を端子ｖ
ｃｇに供給し、読み出し動作を繰シ返して、出力端ＯＵ
Ｔの出力が１Ｌ“レベルとがる供給電圧を極めることで
、７７ｗの値を測定できる。

また、消去が正常に実施できるか否かを確認する場合も
、上記した書込み時と同様に確認できる。

つまり、消去動作を行なった後に１通常の読み出し動作
を実施して、ＶＴＥが７６以上であることを確認する。

次に端子ｖｃｇに■８よシも必要とされる余裕値βだけ
高い値、ｖｓ＋βを供給して、Ｔ信号をゝＨ“レベルと
して、読み出し動作を行なう。

ＶＴＲがｖ８＋βよシも高い値であれば、出力端ＯＵＴ
の出力はゝゝＬ“レベルとなシ、消去動作は正常に実施
され、ＶＴＥはβ値以上の余裕があることが確認できる
。さらに、■８＋βよシも高い値を端子ｖｃｇに供給し
て読み出し動作を繰り返して、出力端ＯＵＴの出力が２
Ｈ”レベルとなる供給電圧を極めることでＶＴＥの値を
測定できる。

〔発明の効果〕

以上説明した様に本発明は、読み出し時に記憶用トラン
ジスタ１０９に印加するゲート電圧を外部からも供給可
能であシ、供給電圧を加減することでＶＴＷ　ｔ　ＶＴ
Ｅ　ｔ−測定できる。このことは、製造時においてｖ’
ｒｗ　ｌ　Ｖ　ＴＦ！が異常であるロット、あるいは製
品を検出できる効果があり、使用時においては、ｖＴｗ
、ＶＴＥが異常であるアドレス（ワード）を検出して、
使用を禁止する等の処置に利用できる。

また、ｖ’ｒｗ　ｔ　ＶＴＥの値が、前記したα値、β
値の余裕を持つことが確認できるので、記憶用トランジ
スタのＶＴがα値、あるいはβ値、経年変化する時間（
電子、あるいは正孔が散失するととくよる。加速試験等
による実験から計算できる。）の保持保証が可能となる
効果がある。さらＫは、ｖ’ｒｗ　ｔ　ＶＴＩの値が設
計時に想定した値と異なっている場合には書込み時間、
消去時間を増減してＶＴＷ＊　ｖＴｇの値を調整するこ
とも可能である。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は従来例の
回路図である。１０１．２０１・・””メモリーセル部、１０２゜２０
２・・・・・・ゲート電圧設定部（書込み、消去時）、
１０３．２０３・・・・・・ゲート電圧設定部（読み出
し時）、１０４，２０４・・・・・・データ線電圧設定
部、１０５．２０５・・・・・・センスアンプ、１０６
，２０６・・・・・・出力データラッチ回路、１０７，
１０８゜２０７．２０８・・・・・・選択用トランジス
タ、１０９゜２０９・・・・・・フローティングゲート
型記憶用トランジスタ、１１０，１１２，２１０・・・
・・・Ｐチャンネル型トランジスタ、１１１，１１３，
２１１°°°°°。Ｎチャンネル型トランジスタ。 ”’　”　；’、？’・、代理人　弁理士　　内　原　　　晋″′、１ｃｇ

Claims

【特許請求の範囲】

　書込まれたデータを読み出す際に、書込まれたデータ
を記憶保持しているトランジスタのゲートに、チップの
内部で生成される第一のゲート電圧を与えて、該第一の
ゲート電圧に対応した読み出しデータを得る手段を有す
る不揮発性メモリにおいて、上記書込まれたデータを記
憶保持しているトランジスタのゲートに上記第一のゲー
ト電圧とは異なる第二のゲート電圧を印加して上記書込
まれたデータを読出す手段を設けたことを特徴とする不
揮発性メモリ。