JPS6326899A - Ｒａｍ試験装置 - Google Patents
Ｒａｍ試験装置Info
- Publication number
- JPS6326899A JPS6326899A JP61170389A JP17038986A JPS6326899A JP S6326899 A JPS6326899 A JP S6326899A JP 61170389 A JP61170389 A JP 61170389A JP 17038986 A JP17038986 A JP 17038986A JP S6326899 A JPS6326899 A JP S6326899A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- data
- pattern data
- logic circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はＲＡＭ試験装置において、
１”＜ＡＭの全７ドレスについ−（の動作確認試験を行
なうのが困難でおる従来装置の問題点を解決するため、 基準パターンデータを発生してこれをＲＡＭに占込み、
このＲＡＭから読出されたデータと２１パターンデータ
とを比較してＲＡＭの動作を試験することにより、 簡単な構成でＲＡＭの全アドレスについての動作確認試
験を行なうようにしたものである。
なうのが困難でおる従来装置の問題点を解決するため、 基準パターンデータを発生してこれをＲＡＭに占込み、
このＲＡＭから読出されたデータと２１パターンデータ
とを比較してＲＡＭの動作を試験することにより、 簡単な構成でＲＡＭの全アドレスについての動作確認試
験を行なうようにしたものである。
本発明はデータ処Ｉ１１！装置、特にＲＡ Ｍ及びロジ
ック回路を混載され、ロジック回路どＲＡ ｆｖｌとの
間でデータの授受を行なうＩＣにおいて、ＲＡＭの動作
を試験する装置に関する。ＲＡＭはデータ処理の際にデ
ータの占込み及び読出しを行なう重要な手段であり、こ
のＲＡＭが正常に動作を（ｊなっているか試験を行なう
必要がある。
ック回路を混載され、ロジック回路どＲＡ ｆｖｌとの
間でデータの授受を行なうＩＣにおいて、ＲＡＭの動作
を試験する装置に関する。ＲＡＭはデータ処理の際にデ
ータの占込み及び読出しを行なう重要な手段であり、こ
のＲＡＭが正常に動作を（ｊなっているか試験を行なう
必要がある。
ＲＡＭ及びロジック回路を混載されたＩＣを有するデー
タ処理装置において、ロジック回路とＲＡＭとの間でデ
ータの授受が行なわれ、ロジック回路でデータの授受が
行なわれる。この場合、ＲＡＭの動作を試験するに際し
、上記のようにＲＡＭがロジック回路と接続されている
構成ではなく単体構成のものでは外部から直接試験デー
タやアドレスを供給して試験できるので、特に問題点は
ない。
タ処理装置において、ロジック回路とＲＡＭとの間でデ
ータの授受が行なわれ、ロジック回路でデータの授受が
行なわれる。この場合、ＲＡＭの動作を試験するに際し
、上記のようにＲＡＭがロジック回路と接続されている
構成ではなく単体構成のものでは外部から直接試験デー
タやアドレスを供給して試験できるので、特に問題点は
ない。
然るに、ＲＡＭ単体ではなく１．Ｌ記のようにＲＡＭと
ロジック回路とが混載されたＩＣで、ロジック回路とＲ
ＡＭとの間でデータの授受を行なう構成のものでは、Ｒ
ＡＭを外部から直接アクセスするのは困難であり、ロジ
ック回路を介してでないと試験できない問題点があった
。
ロジック回路とが混載されたＩＣで、ロジック回路とＲ
ＡＭとの間でデータの授受を行なう構成のものでは、Ｒ
ＡＭを外部から直接アクセスするのは困難であり、ロジ
ック回路を介してでないと試験できない問題点があった
。
ロジック回路の構成は各データ処理装置毎に異なってお
り、このため、ユーザ側が［１シック回路で試験データ
やアドレスを作成してＲＡ〜１に供給して試験を行なう
ことがあるが、これはユーザ側の負担が大きい問題点が
あった。
り、このため、ユーザ側が［１シック回路で試験データ
やアドレスを作成してＲＡ〜１に供給して試験を行なう
ことがあるが、これはユーザ側の負担が大きい問題点が
あった。
（問題点を解決するための手段）
本発明になるＲＡＭ試験装置は、第１図に示す如く、基
準パターンデータを発生してこれをロジック回路１２と
は無関係にＲＡＭ３に歴込む手段Ｉａ、２．４と、ＲＡ
Ｍ３から読出されたデータと基準パターンデータとを比
較してＲＡＭ３の動作を試験する手段５とよりなる。
準パターンデータを発生してこれをロジック回路１２と
は無関係にＲＡＭ３に歴込む手段Ｉａ、２．４と、ＲＡ
Ｍ３から読出されたデータと基準パターンデータとを比
較してＲＡＭ３の動作を試験する手段５とよりなる。
基準パターンデータを発生してこれをＲＡＭ３に１１込
み、これを読出したデータと基準パターンデータとをデ
ータ比較回路５で比較するようにしているので、ロジッ
ク回路とは無関係にＲＡＭを試験できる。
み、これを読出したデータと基準パターンデータとをデ
ータ比較回路５で比較するようにしているので、ロジッ
ク回路とは無関係にＲＡＭを試験できる。
（実施例〕
第１図は本発明装置の一実施例のブロック図を示す。同
図中、１はクロック発生回路で、第２図に示す構成とさ
れており、端子１ａから供給する制御＋信号にて試験用
クロックＣＬＫ＋及び通常動作用クロックＣＬＫ２を切
換えて出力する。２はアドレスカウンタ、３はＲＡＭ
（メモリマトリクス）である。４はパターンデータ発生
回路（例えば乱数発生回路）で、ある所定の七１準パタ
ーンデータ（例えば４ビツト）を出力してＲＡＭ及びデ
ータ比較回路（レジスタ）５に供給する。データ比較回
路５は第３図に示す構成とされており、パターンデータ
発生回路４からのパターンデータとＲＡＭ３からの読出
しデータとを比較する。１２はロジック回路である。同
図中、−点鎖線で包囲した部分が試ｗＡ装買本体である
。
図中、１はクロック発生回路で、第２図に示す構成とさ
れており、端子１ａから供給する制御＋信号にて試験用
クロックＣＬＫ＋及び通常動作用クロックＣＬＫ２を切
換えて出力する。２はアドレスカウンタ、３はＲＡＭ
（メモリマトリクス）である。４はパターンデータ発生
回路（例えば乱数発生回路）で、ある所定の七１準パタ
ーンデータ（例えば４ビツト）を出力してＲＡＭ及びデ
ータ比較回路（レジスタ）５に供給する。データ比較回
路５は第３図に示す構成とされており、パターンデータ
発生回路４からのパターンデータとＲＡＭ３からの読出
しデータとを比較する。１２はロジック回路である。同
図中、−点鎖線で包囲した部分が試ｗＡ装買本体である
。
ここで、通常動作１Ｆ、’ｉ 、クロック発生回路１の
端子１ａに例えばトルベル制御信号を供給Ｊる。これに
より、通常動作用クロックＣＬＫ２が取出されてアドレ
スカウンタ２に供給され、周知のＩＪＪ作により、アド
レスが順次更新されてＲＡＭ３において占込み及び読出
しが行なわれる。
端子１ａに例えばトルベル制御信号を供給Ｊる。これに
より、通常動作用クロックＣＬＫ２が取出されてアドレ
スカウンタ２に供給され、周知のＩＪＪ作により、アド
レスが順次更新されてＲＡＭ３において占込み及び読出
しが行なわれる。
次に、ＲＡＭ３の動作試験＋ｔｌｒ、端子１ａにトルベ
ル制御信号を供給し、ＲＡＭ３を宮込み状態にする。こ
れにより、試験用クロックＣＬＫ＋が取出されてアドレ
スカウンタ２、パターンデータ発生回路４、データ比較
回路５に供給される。パターンデータ発生回路４におい
て所定の基準パターンデータが発生され、データ比較回
路５に供給される一方、ＲＡＭ３にアドレスカウンタ２
からのアドレスデータに従って古込まれる。
ル制御信号を供給し、ＲＡＭ３を宮込み状態にする。こ
れにより、試験用クロックＣＬＫ＋が取出されてアドレ
スカウンタ２、パターンデータ発生回路４、データ比較
回路５に供給される。パターンデータ発生回路４におい
て所定の基準パターンデータが発生され、データ比較回
路５に供給される一方、ＲＡＭ３にアドレスカウンタ２
からのアドレスデータに従って古込まれる。
次に、Ｒ△３を読出し状態にする。ＲＡＭ３から読出さ
れたデータは、データ比較回路５においてパターンデー
タ発生回路４からの基準パターンデータと比較される。
れたデータは、データ比較回路５においてパターンデー
タ発生回路４からの基準パターンデータと比較される。
第３乳において、端子７１゜７２、・・・に入来したＲ
ＡＭ３の読出しデータと、端子８＋ 、８２ 、・・・
及びフリップフロップ９１゜９２、・・・を介して入来
したパターンデータ発生回路４からの基準パターンデー
タとはエクスクルシブオアゲート１０＋ 、１０２ 、
・・・に供給されてここでエタスクルシブオアをとられ
、肉入力信号が異なっていると（ＲＡＭ３に誤動作を生
じていると）Ｈレベル信号（エラー信号）が取出され、
Ａアゲ−１−１１を介して端子６よりエラー信号として
取出される。
ＡＭ３の読出しデータと、端子８＋ 、８２ 、・・・
及びフリップフロップ９１゜９２、・・・を介して入来
したパターンデータ発生回路４からの基準パターンデー
タとはエクスクルシブオアゲート１０＋ 、１０２ 、
・・・に供給されてここでエタスクルシブオアをとられ
、肉入力信号が異なっていると（ＲＡＭ３に誤動作を生
じていると）Ｈレベル信号（エラー信号）が取出され、
Ａアゲ−１−１１を介して端子６よりエラー信号として
取出される。
ＲＡＭ３にエラーを生じていなければ、エクスクルシブ
オアゲ−ｔ”１０＋、１０２・・・の両入力信丹は同一
であるのでＬレベル信号が取出される。
オアゲ−ｔ”１０＋、１０２・・・の両入力信丹は同一
であるのでＬレベル信号が取出される。
なお、端子７＋ 、７２ 、・・・、８＋ 、８２ 、
・・・、フリップフロップ９＋ 、９２ 、・・・、エ
クスクルシブオアゲート１０１，１０２．・・・は夫々
基準パターンデータのビット数（例えば４ビツト）設け
られている。
・・・、フリップフロップ９＋ 、９２ 、・・・、エ
クスクルシブオアゲート１０１，１０２．・・・は夫々
基準パターンデータのビット数（例えば４ビツト）設け
られている。
なお、基準パターンデータのビット数は上記実施例のよ
うに４ビツトに限定されるものではなく、適宜選定して
もよい。
うに４ビツトに限定されるものではなく、適宜選定して
もよい。
又、データ比較回路５の構成は第３図に示す回路に限定
されるものではない。
されるものではない。
本発明によれば、基準パターンデータを発生してこれを
ＲＡＭに書込み、これを読出したデータと基準パターン
データとを比較するようにしているので、ロジック回路
とは無関係にＲＡＭを仝アドレスについて試験でき、ロ
ジック回路とＲＡ Ｍとを混載されたＩＣをもつデータ
処理装置に最適であり、この場合、ユーザ側がロジック
回路で試験データやアドレスを作成する必要がないので
ユーザ側の負担が軽く、又、少ない基準パターンデータ
で試験でき、しかも、少ない外部ピンで試験し得る等の
特長を有する。
ＲＡＭに書込み、これを読出したデータと基準パターン
データとを比較するようにしているので、ロジック回路
とは無関係にＲＡＭを仝アドレスについて試験でき、ロ
ジック回路とＲＡ Ｍとを混載されたＩＣをもつデータ
処理装置に最適であり、この場合、ユーザ側がロジック
回路で試験データやアドレスを作成する必要がないので
ユーザ側の負担が軽く、又、少ない基準パターンデータ
で試験でき、しかも、少ない外部ピンで試験し得る等の
特長を有する。
第１図は本発明装置の一実施例のブロック図、第２図は
第１図中クロック発生回路の回路図例、第３図は第１図
中データ比較回路の回路図例である。 第１図において、 １はクロック発生回路、 １ａは制御信号入力端子、 ２はアドレスカウンタ、 ３はＲＡＭ （メモリマトリクス）、 ４はパターンデータ発生回路、 ５はデータ比較回路（レジスタ）、 ６はエラー信号出力端子、 １２はロジック回路である。 一−ニーー 代理人 弁理士 井 桁 貞 −゛、 ’ 、−：：’；：／ 本夾陰１’！兼量のフ゛ロ１２目 第１図 第３図
第１図中クロック発生回路の回路図例、第３図は第１図
中データ比較回路の回路図例である。 第１図において、 １はクロック発生回路、 １ａは制御信号入力端子、 ２はアドレスカウンタ、 ３はＲＡＭ （メモリマトリクス）、 ４はパターンデータ発生回路、 ５はデータ比較回路（レジスタ）、 ６はエラー信号出力端子、 １２はロジック回路である。 一−ニーー 代理人 弁理士 井 桁 貞 −゛、 ’ 、−：：’；：／ 本夾陰１’！兼量のフ゛ロ１２目 第１図 第３図
Claims (1)
- 【特許請求の範囲】 データ処理を行なうロジック回路（１２）及び該ロジ
ック回路（１２）とデータの授受を行なうＲＡＭ（３）
を混載されたＩＣを有するデータ処理装置で該ＲＡＭ（
３）の動作試験を行なうＲＡＭ試験装置において、 基準パターンデータを発生してこれを上記ロジック回路
（１２）とは無関係に上記ＲＡＭ（３）に書込む手段（
１ａ、２、４）と、 上記ＲＡＭ（３）から読出されたデータと上記基準パタ
ーンデータとを比較して上記ＲＡＭ（３）の動作を試験
する手段（５）とよりなることを特徴とするＲＡＭ試験
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170389A JPS6326899A (ja) | 1986-07-18 | 1986-07-18 | Ｒａｍ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170389A JPS6326899A (ja) | 1986-07-18 | 1986-07-18 | Ｒａｍ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6326899A true JPS6326899A (ja) | 1988-02-04 |
Family
ID=15904023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170389A Pending JPS6326899A (ja) | 1986-07-18 | 1986-07-18 | Ｒａｍ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6326899A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238933B1 (ko) * | 1996-01-12 | 2000-03-02 | 오우라 히로시 | 시험 패턴 발생기 |
| US8033986B2 (en) | 2005-12-28 | 2011-10-11 | Olympus Medical Systems Corp. | Endoscope control device |
-
1986
- 1986-07-18 JP JP61170389A patent/JPS6326899A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238933B1 (ko) * | 1996-01-12 | 2000-03-02 | 오우라 히로시 | 시험 패턴 발생기 |
| US8033986B2 (en) | 2005-12-28 | 2011-10-11 | Olympus Medical Systems Corp. | Endoscope control device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5509019A (en) | Semiconductor integrated circuit device having test control circuit in input/output area | |
| US6256760B1 (en) | Automatic test equipment scan test enhancement | |
| JPS613400A (ja) | チツプ上の高密度メモリを試験する方法と装置 | |
| JPH0389182A (ja) | 集積回路装置 | |
| JPH0277846A (ja) | マイクロプロセッサ | |
| JP3461956B2 (ja) | 集積回路制御 | |
| US20030093735A1 (en) | Apparatus and method for random pattern built in self-test | |
| JPS6326899A (ja) | Ｒａｍ試験装置 | |
| JP3735699B2 (ja) | 高速半導体メモリ装置の入出力回路及びその高速半導体メモリ装置 | |
| JPS6044702B2 (ja) | 半導体装置 | |
| JP2001514784A (ja) | メモリとテスト回路とを備えた集積回路 | |
| JP2877505B2 (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| EP0502210B1 (en) | Semiconductor integrated circuit device with testing-controlling circuit provided in input/output region | |
| Larsen | Status of the FASTBUS standard data bus | |
| JPH0391195A (ja) | メモリ回路 | |
| JP3487116B2 (ja) | 半導体装置、及びこれを具備する電子機器 | |
| JPH0492300A (ja) | 半導体集積回路装置 | |
| JPS6041787B2 (ja) | 多重プロセツサによるデ−タ処理装置 | |
| KR0118343Y1 (ko) | 메모리카드 제어장치 | |
| JPS58115674A (ja) | 記憶装置 | |
| JPH0561708A (ja) | 半導体集積装置 | |
| JPH04328475A (ja) | 試験回路付半導体装置 | |
| JPS59225443A (ja) | デ−タ変換回路 | |
| JPS61290585A (ja) | Ｉｃメモリカ−ド単体試験装置 | |
| JPH05264673A (ja) | 半導体集積回路装置における内蔵ｒａｍの試験方法 |