JPS63277976A - 同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は高い周波数の入力信号に同期した低い繰り返し
周波数の出力を得るための同期回路に関する。さらに、
具体的には、オシロスコープに特に適したＤ型のフリッ
プフロップを用いた同期回路に関する。・ ［従来の技術］ 本発明に関する先行技術としては、特公昭４１−１３９
５６．同４６−９０７６、同４６−９０７７、特開昭４
７−３２８６９などが開示されている。

ここで従来の技術について以下に説明する。

オシロスコープなどのトリガ回路に広く用いられるフリ
ップフロップの出力波形は、入力信号の波形、周期、立
上り時間、振幅などの各種の条件により不安定な動作を
行なう場合がある。

このような例を、Ｄタイプの７リップフ口ツプを示す第
２Ａ図により、具体的に説明する。第２Ａ図の１１はＤ
タイプの７リツプ７０ツブを示し、端子りには、データ
入力端子６に印加されたデータ信号が印加される。

端子ＣＰには、入力端子７に印加されたクロックが印加
される。

端子Ｓには、Ｑ出力を“１″レベルにするためのセット
入力が印加される。

端子Ｒには、Ｑ出力をＯ”レベルにするためのリセット
入力が印加される。

端子Ｑには、フリップフロップ１１の出力を得て゛、出
力端子８からその出力信号を取り出している。

端子ノットＱには、フリップフロップ１１の反転出力を
得て、出力端子９からその出力信号を取り出している。

第２Ｂ図は、第２Ａ図の各部の波形を示している。ここ
で波形の立上り時間や、オーバーシュートなどは、理解
を容易にするために省略して示されている。

（ａ）は、データ入力端子６の信号を示している。

（ｂ）は、入力端子７に印加されるクロックを示してい
る。

（Ｃ）は、Ｑ出力信号を取り出す出力端子８の出力信号
を示している。

第２Ｂ図に示したｔ、は、（ｂ）の入力端子７にクロッ
クが入力される前に、（ａ）のデータ入力端子６のデー
タ信号が固定されなければならない最小の必要時間であ
り、ｔｈは、入力端子７にクロックが入力されてから俊
、（ａ）のデータ入力端子６のデータ信号が固定された
ままでなければならない最小の必要時間をあられし、ｔ
、ｄは、入力端子７にクロックが入力されてから、Ｑ出
力が出力端子８に得られるまでの遅れ時間を示す。

ただし、データ入力端子６と端子りとの間、入力端子７
と端子ＣＰとの間、端子Ｑと出力端子８との間の遅延時
間は充分に小さいものとする。

ここで、時間ｔ、またはｔｈが不足すると、出力端子８
のＱ出力に波形歪が生じ、この信号でオシロスコープな
どの掃引回路を駆動するとジッターが発生する。

このような場合の出力端子８の波形を、第２Ｃ図に示す
。

第２Ｃ図（ａ）は、データ入力端子６にデータ信号が印
加されてから、時間１５以上経過してから入力端子７に
クロックが印加され、クロックが印加された後も、デー
タ入力端子６のデータ信号が時間ｔｈ以上継続して“１
″レベルである場合に得られる正常なＱ出力の波形を示
している。

第２Ｃ図（ｂ）は、時間ｔ、またはｔｈが不足したため
に、反転動作を途中でやめてしまったときの、出力端子
８に得られるＱ出力波形図を示している。

第２Ｃ図（Ｃ）は、同様に、時間ｔ、またはｔｈが不足
したために、波形に段が生じた場合の、出力端子８に得
られるＱ出力波形図である。

このようなジッターの原因となる不安定な動作を回避す
るために様々な回路が工夫されている。

第３図は、Ｄタイプの７リツプフロツプ１１をトグル動
作させて、Ｑ出力の後縁をトリガ信号として用いるもの
である。この回路は、ノット出力をＤに入力することに
より、入力端子７にクロックが入力されるたびにＱ出力
が反転するように動作し、はじめにＱ出力が“０″レベ
ルから“１″レベルに反転するときにおいてのみ、第２
Ｃ図（ｂ）、（Ｃ）に示したように、Ｑ出力に歪みを生
ずる場合があるが、つぎの“１”レベルから“ＯＨレベ
ルに再反転する領域では、入力端子３７に印加されるク
ロック信号の繰り返しの周期が、時間ｊ　ｓ　＋　ｊ　
ｐｄまたはｊ、＋ｊｈの値の大きい方より長ければ、波
形歪みを生じることはないので、トリガ信号として使用
できる。

通常のＩＣにおいては、ｊ、ｄ＞ｊｈであるので、この
ときの安定動作可能なりロックの最高周波数ｆ１は、つ
ぎのように与えられる。

ｊｌ−（ｊｓ＋ｉｐｄ＋ｊ１１）−’　　　　（１）（
１）式のｔＬｌは、第３図において、ノットＱの信号出
力をデータ入力端子りまで導くための配線による遅れ時
間を表わす。

第４Ａ図に示した回路は、第３図に示した回路と同様の
効果があり、２個のＤタイプの７リツプフロツプ１１お
よび１２で構成され、データ入力端子６のデータ信号を
端子Ｄ１に印加して、回路全体を動作させるか、止める
かのＩ＋制御を行なえるようにしたものである。

第４Ｂ図は、第４Ａ図の動作を説明するための波形図で
あり、波形の立上り時間やオーバーシュートなどは、理
解を容易にするために省略して示している。

（ａ）は、データ入力端子６に印加される制御信号（デ
ータ入力端）であり、“０″レベルにおいては、回路全
体は動作せず、“１′ルベルになると、入力端子７に印
加されたクロックに対して回路は応答可能となる。

（ｂ）は、入力端子７に印加されるクロックであり、そ
の正のエツジで７リツプ７０ツブ１１および１２が動作
する。このクロック信号の周期をｔＣとする。（ａ）に
示すデータ入力端子６に印加された制御信号が“１”レ
ベルに変わり、時間１３１以上を経てから（ｂ）に示す
入力端子７に印加されたクロック信号が、フリップフロ
ップ１１の端子ＣＰ１に入力され、遅れ時間ｔＤｄ、を
経て、出力Ｑ１が（Ｃ）に示すごとく出力される。もし
も、データ入力端子６に制御信号が印加されてから、時
間経過しないうちに入力端子７にクロック信号が印加さ
れると、第４Ｂ図（Ｃ）に示すＱｌの波形に、第２Ｃ図
の（ｂ）または（Ｃ）に示したような不安定な波形を生
じる場合がある。

しかし、この遅延時間ｔｐｄ１と７リツプ７０ツブ１２
の時間ｔＳ２は、一定の値であることから、入力端子７
のクロック信号の周期ｔ、をｔ、≧（ｊ　ｐｄｌ　＋　
ｊ　Ｓ２　）となるように規定すれば、（ｄ）に示すよ
うに、出力端子８のＱ２出力は、波形歪のない安定な出
力となる。入力端子７から各７リツプ７０ツブ１１およ
び１２の各端子ＣＰ１．ＣＰ２までの配線長を等しいと
すれば、回路の安定動作可能なりロック最高周波数ｆ２
はっぎのように表わせる。

ｆ２　＝　（ｔ、＋　ｔ、ｄ＋　ｔ１２＞−１（２＞た
だし、フリップフロップ１１および１２の時間ｔ５．ｔ
、ｄ、ｔｈの各位は等しく、かっｉ　ｐｃｔ＞　ｉｈで
あるとし、ｔＬ２は、第１の７リツプフロツプ１２の端
子Ｄ２までの配線による遅れ時間を表わす。

［発明が解決しようとする問題点］ 第４Ａ図に示した従来の回路は、その安定に動作す、る
ことのできる、入力端子７に印加されるクロック信号の
最高周波数ｆ２は、（２）式によって表わされる。

ここで第１および第２の７リツプ７０ツブ１１および１
２として、モートローラ社製のＥＣＬであるＭＣ１０Ｈ
１３１を用いるならば、ｉ　ｐｄ　”’　２．０ｎＳ ｔ、　＝　０．７ｎｓ。

ｉ　１．　＝　０．７ｎｓ 程度であり、時間ｔＬ２は端子Ｑ１とＤ２間の配線長で
あるから、十分に小さな値とすることは可能であるから
、これらの値を（２）式に代入してみると、第４Ａ図に
示した回路のクロック信号の最高周波数ｆ２は、クロッ
ク信号が印加されて、Ｑ出力を得るまでの遅延時間ｔｐ
ｄによって大きく支配され、制限されていることが明ら
かである。

このよう（、従来の回路では十分に高い周波数の信号ま
で安定に同期をとった出力を得ることができないという
大きな問題点があった。

［問題点を解決するための手段］ 本発明は、このような問題点を解決するためになされた
ものであり、第１のフリップフロップにはクロック信号
を直接印加し、第２の７リツプ７０ツブには遅延時間ｔ
ｐｄに゛近似の遅延時間を与えて、クロック信号を印加
するよう（した。

［作用］ このように構成することによって、遅延時間ｔｐｄによ
る悪影響を打ち消すことができ、極めて高い周波数の信
号に対しても動作する同期回路を実現することができた
。

［実施例］ 本発明の一実施例の回路構成を第１Ａ図に、その動作を
説明するための各部の波形を第１Ｂ図に示し説明する。

ここで、波形の立上り時間やオーバーシュートなどは、
理解を容易にするために省略して示している。

１１および１２はＤタイプの７リツプ７０ツブ、１９は
、フリップフロップを構成するゲート回路を用いた遅延
時間ｔｄを有するバッファ・ゲート、６は制御信号の印
加されるデータ入力端子、７はクロックの印加される入
力端子、８はフリップフロップ１２の０２出力を１ワる
出力端子である。

第１Ｂ図により、動作を説明すると、 （ａ＞は、データ入力端子６に印加される制御信号で、
この例では、“０”レベルから“１°°ルベルに変える
ことにより全体の回路の動作を行わせるようにしている
。

（ｂ）は、第１の７リツプ７０ツブ１１の端子ＣＰＩに
接続される入力端子７のクロック信号である。

（Ｃ）は、第２のフリップフロップ１２の端子ＣＰ２に
、バッフトゲート１９を介して印加されるクロック信号
である。

（ｄ）は、第１の７リツプ７０ツブ１１の０１出力を示
しており、入力端子７にクロック信号が印加されてから
遅延時間ｔｌ）ｄｌだけ遅れて出力される。

第２のフリップフロップ１２は、第１の７リツプフロツ
プ１１の０１出力が“０″レベルから“１゛ルベルに反
転した後、必要な時間１３２以上を経過して、（Ｃ）に
示す遅れたクロック信号が端子ＣＰ２に入力されるが、
（ｂ）に示す入力端子７のクロック信号と（Ｃ）に示す
端子ＣＰ２に印加される遅れたクロック信号との間の遅
延時間はｔｄであるために、フリップフロップ１１の端
子ＣＰ１と０１との間の遅延時間ｔｐｄｌが遅延時間ｊ
６の分だけ短縮されたのと同じ効果を有することになる
。このことは、第４Ｂ図と比較するならばより一層明確
になるであろう。

このときの安定に同期した出力を１ｑることのできるク
ロック最高周波数ｆ３は、つぎのように表わせる。

ただし、フリップフロップ１１．１２のｔ、。

ｔＩ）ｄ、ｔｈの８値は等しいとし、ｉ　ｐｄ、　＞　
ｊ　ｈおよび１ｐ６−＞ｊ６とする。

時間ｔＬ２は、フリップフロップ１１の０１出力からフ
リップフロップ１２のＤ２人力までの配線による遅れ時
間をあられしているので、極めて小さな値にすることが
できる。入力端子７から第１の７リツプフロツプ１１の
端子ＣＰ１までの配線長と、入力端子７からバッファ・
ゲート１９を介して第２の７リツプ７０ツブ１２の端子
ＣＰ２までの配線長による遅延時間は等しいものとする
。

（３）式で表わした本発明の回路におけるクロック最高
周波数ｆ３と、（２）式で表わした従来例（第４Ａ図）
の回路におけるクロック最高周波数ｆ２との比較から明
らかなように、（３）式においては、遅延時間ｔｐｄの
好ましくない影響を遅延時間ｔｄによって打ち消すよう
にしている。したがって、この遅延時間ｔｄを選択する
ことによって、遅延時間ｔｐｄの好ましくない影響を、
実質的に完全に除去することができる。

ここで遅延時間ｔｐｄは、第１Ａ図に示す回路を構成す
るＩＣの温度特性によっても変化するが、バッファ・ゲ
ート１９を同じＩＣのチップ上に形成するならば、遅延
時間ｊｄも同じ温痕特性を示ずものとなるからより一層
好都合である。

バッファ・ゲート１９は単にクロック信号を遅延させる
ものであるから遅延線路などに置き換えることができる
ことも明らかであろう。

［発明の効果］ 以上の説明から朗らかなように、同期回路を構成してい
るフリップフロップの遅延時間を、回路的に打ち消すよ
うにすることができるので、高い周波数まで応答するこ
とができる同期回路を経済的に供給することが可能とな
る。

また、フリップフロップを構成する単位ゲート回路と同
じものを同一のチップ上に、バッフトゲートとして用い
れば、環境の変化に対して影響を受は難く、動作の安定
性が増し、製品化も容易である。したがって本発明の効
果は極めて大きい。

【図面の簡単な説明】

第１Ａ図は本発明の一実施例を示す図、第１Ｂ図は、第
１Ａ図の動作説明のための各部の波形図、 第２Ａ図はＤタイプの７リツプ７０ツブの回路図、 第２Ｂ図と第２Ｃ図は第２Ａ図の動作説明のための波形
図、 第３図はトグル動作させたときのＤタイプの７リツプ７
０ツブの回路図、 第４Ａ図は従来の同期回路図、 第４Ｂ図は第４Ａ図の動作説明のための波形図である。 ６・・・データ入力端子　　７・・・入力端子８．９・
・・出力端子 １１．１２・・・フリップフロップ １９・・・バッフトゲート。

Claims (2)

【特許請求の範囲】
1. （１）データ入力に制御信号を、クロック入力に同期さ
   れるべき入力信号を印加されて、第１の出力を得るため
   の第１のＤタイプのフリップフロップ手段と、 前記第１のＤタイプのフリップフロップ手段における、
   前記入力信号を印加されて前記第１の出力を得るまでの
   第１の遅延時間を打ち消すための遅延時間を得るための
   遅延手段と、 前記第１の出力をデータ入力とし、前記入力信号を前記
   遅延手段を介してクロック入力に印加されて、同期出力
   を得るための第２のＤタイプのフリップフロップ手段と を具備することを特徴とする同期回路。
2. （２）前記遅延手段が、バッファ・ゲートである特許請
   求の範囲第１項記載の周期回路。