JPS63282545A - ワンチツプキヤツシユメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、１チツプの集積回路内にディレクトリもデー
タメモリも内蔵するワンチップキャッシュメモリに関す
るものであり、特にキャッシュメモリとしてだけではな
く、ローカルメモリとしても使用することが可能なよう
に改良したワンチップキャッシュメモリに関するもので
ある。

〔従来の技術およびその問題点〕

プロセッサと主メモリとの間に小容量の高速なバッファ
メモリを設置することにより、実効的な主メモリのアク
セス時開を高速化しうろことはコンピユーテイングサー
ベイ（Ｃｏｍｐｕｔｉｎｇ　Ｓｕｒｖｅｙ）１４巻３号
　１９８２年　４７３〜５３０ページに詳しく述べられ
ているように一般によく知られている。

この手法を採用したバッファメモリは通常キャッシュメ
モリと呼ばれ、広く計算機システムに使用されている。

これは、計算機システム上で実行されるプログラムのメ
モリアクセスにおいては局所性があるという性質を利用
したものであり、プロセッサから主メモリへのアクセス
に際し、アクセスの行なわれたワードを含む一定サイズ
の連続した記憶位置（通常これをブロックと呼ぶ）の内
容を主記憶からキャッシュメモリに取り込むことにより
、メモリアクセスの大部分は、高速なキャッシュメモリ
へのアクセスですみ、低速な主記憶へのアクセスを不要
とすることができる。

キャッシュメモリは、あとで詳しく述べるように、アド
レスレジスタ、データレジスタ、ディレクトリ、データ
メモリ、制御回路等から構成されるが、従来はこれらは
論理ゲート、メモリ等の集積回路チップを組み合わせて
構成されていた。しかしながら集積回路においては、チ
ップ内では高速な論理動作あるいはメモリ動作が可能で
あるのに対して、信号線をチップ外に取り出す場合には
チップ外の信号線の駆動のためにチップ内の場合に比べ
て多大の遅延時間を費やしてしまうために、キャッシュ
メモリ全体としての処理速度を高めることが困難である
という欠点があった。

一方、集積回路技術の進歩により１チツプの集積度が向
上した場合には、前述のキャッシュメモリ全体を１チツ
プ内に格納することにより、キャッシュメモリの性能を
格段に向上させることが可能となる。

キャッシュメモリは前述のようにプロセッサから主メモ
リへのアクセスに際し、アクセスの行なわれたワードを
含むブロックを主記憶からキャッシュ弄メモリに取り込
むことにより、メモリアクセスの大部分は、高速なキャ
ッシュメモリへのアクセスですませることより実効的な
メモリアクセスタイムを高速化することが可能となる。

プログラムの動きを更に詳しく調べてみるとメモリの特
定の限られたアドレスに対してアクセスが集中的に行な
われるケースが多いことがわかる。

このような場合には前記のワンチップキャッシュメモリ
にブロックの固定機能を持たせることによりローカルメ
モリとして使用することが可能となる。

〔発明の目的〕

本発明の目的は、ローカルメモリとしても使用可能なフ
ンチップキャッシュメモリを提供することにある。

〔問題点を解決するための手段〕

本発明のワンチップキャッシュメモリは、同一チップ上
に当該チップの保持しているブロックを管理するための
ディレクトリ部、ブロックデータの保持のためのデータ
メモリ部およびブロックのリブレース管理等の関連する
制御回路を内蔵するワンチップキャッシュメモリにおい
て、各ブロックに対応してディレクトリに設けられた固
定フラグ、外部からの指令により指定されたブロックを
ディレクトリに登録し対応する固定フラグをオンにする
ブロック固定登録機能、ワンチップキャッシュメモリに
対するプロセッサからのアクセスに際してミスヒツトが
発生した時点で前記固定フラグがオンに設定されている
ブロックはリブレースの対象としないブロック固定機能
、バスからのメモリへの書込みを常に監視し、バスから
の書込み要求に際して前記ディレクトリを検索し対応す
るブロックが登録されている場合にはそれを無効化する
ためのブロック無効化機能を有し、ローカルメモリとし
てもキャッシュメモリとしても使用可能であることを特
徴とする。

〔実施例〕　　一 本発明の詳細な説明する。まず、本発明の実施例におけ
るキャッシュメモリチップの構成を第１図により説明す
る。本実施例においてはキャッシュメモリチップはセッ
ト数１２８．コンパートメント数２．ブロックサイズ１
６バイトの構成を持つとしている。

ディレクトリメモリ１は１２８のセット数に対応して１
２８のワードをもつ。各ワードは対応するセットに格納
されているブロック名を保持するための第一および第二
のタグＴｌ、Ｔ２、対応するブロックの有効性を示すた
めの有効ビットＶ１、Ｖ２、対応するセットの２つのブ
ロックにおける参照の順序を保持するためのリブレース
メントビットＲに加えて対応するブロックが固定ブロッ
クであることを示す固定フラグＦｌ、Ｆ２をもつ。

ディレクトリメモリ１は、２つのボートから独立してア
クセスが可能なデュアルアクセスメモリで実現されてお
り、プロセッサからのメモリアドレスＰＡを保持する第
一のアドレスラッチ３１のセットアドレス部ＳＡにより
アドレスされ、読み出し、書込みが可能な第一のボート
、およびバスからのメモリアドレスＢＡを保持する第二
のアドレスラッチ３２のセットアドレス部によりアドレ
スされ、読み出しが可能な第二のボートを持つ。

ディレクトリメモリ１の第一の読み出しボートのタグＴ
Ｉ、タグＴ２の値は各々第一およぶ第二の比較回路５１
．５２の一方の入力に印加されている。第一および第二
の比較回路５１．５２の他方の入力には第一のアドレス
ラッチ３１のタグ部ＴＡＧの値が印加されている。第一
のアドレスラッチ３１のタグ部の値はディレクトリメモ
リ１のタグＴＩ、タグＴ２の部分に書込みデータとして
印加されている。第一のアドレスラッチ３１のタグ部の
値はディレクトリメモリ１のタグＴＩ、タグＴ２の部分
に書込みデータとして印加されている。

ディレクトリメモリ１の第二のボートのタグＴ１、タグ
Ｔ２の値は各々第三および第四の比較回路５３．５４の
一方の入力に印加されている。第三および第四の比較回
路５３．５４の他方の入力には第二のアドレスラッチ３
２のタグ部ＴＡＧの値が印加されている。

データメモリ２はセット数１２８とブロックサイズ４ワ
ードに対応して５１２ワードからなり、１ワードはコン
パートメント数２に対応して各コンパートメント４バイ
ト、計８バイトのデータ幅をもつ、これはプロセッサか
らのメモリアドレスＰＡを保持する第一のアドレスラッ
チ３１のセットアドレス部およびワードアドレス部ＷＡ
あるいは第一のアドレスラッチ３１のセットアドレス部
ＳＡおよび制御回路く図示せず）で生成されるワードア
ドレスによりアドレスされ、プロセッサから書込みデー
タＰＷＤを保持する書込みデータラッチ６の出力が書込
みデータとして各コンパートメントに印加されている。

書込みデータラッチ６の出力はバスインタフェイス回路
７を介して書込みデータＢＷＤとしｔバスにも印加され
ている。

書込みデータラッチ６の入力にはプロセッサからの書込
みデータＰＷＤとともにバスからのメモリ読み出しデー
タＢＲＤも印加されている。データメモリ２の各コンパ
ートメントからの読み出しデータは読み出しデータラッ
チ４に印加されておりデータラッチ４の出力はプロセッ
サに読み出しデータＰＲＤとして印加されている。読み
出しデータラッチ４には更にバスからの読み出しデータ
ＢＲＤも印加されている。

次に本実施例における動作を説明する。

（１）プロセッサからの読み出し、書込み動作プロセッ
サからメモリへの書込み、読み出し要求があると第一の
アドレスラッチ３１にメモリアドレスがセットされる。

要求が書込みの場合には書込みデータＰＷＤが書込みデ
ータラッチ６に格納される。第一のアドレスラッチ３１
のセットアドレスによりディレクトリ１を読み出しタグ
の検索を行なう。対応するブロックが存在するとき、即
ち読み出された第一および第二のタグ部の値と第一のア
ドレスラッチ３１のタグ部の値とを第一および第二の比
較回路５１．５２により比較し、いずれかの比較回路で
一致が検出され、かつ対応する有効ビットがオンの場合
には、対応するセットの対応するワードに対してアクセ
スが行なわれるとともにリブレースフラグの更新を行な
う、即ち書込み要求の場合−には書込みデータラッチ６
の値が一致の検出されたセットに対応するデータメモリ
のセットに書き込まれるとともにバスに対しても書込み
要求を出す、読み出し要求の場合には一致の検出された
比較回路に対応するデータメモリのセットから読み出さ
れた値力弓売み出しデータラッチ４に格納され、読み出
しデータＰＲＤとしてプロセッサに通知される。

対応するブロックが登録されていないとき、即ち第一お
よび第二の比較回路５１．５２が一致を検出しなかった
場合にはメモリへの要求が読み出し要求の場合には以下
に示すリブレース処理を行なう。

第一および第二の固定フラグＦｌ、Ｆ２を調べ、そのい
ずれもがオンでないとき、リブレースフラグで指定され
るセットに対応するタグ部に第一のアドレスラッチ３１
のタグ部の値を書き込んだうえでバスに対してブロック
転送要求を出す、即ち第一のアドレスラッチ３１のタグ
部とセットアドレス部に加えて制御回路により順次ブロ
ック内のアドレスを生成しながらバスに対して読み出し
要求を出す。バスからブロックの各ワードが読み出しデ
ータＢＲＤとして通知されるとこれを順次書込みデータ
ラッチ６に格納した上でデータメモリの対応するセット
の対応するブロックの各ワード位置に書き込んだうえで
対応する有効ビットをオンにし、再度アクセスを行なう
。第一および第二の固定フラグのいずれか一方がオンの
場合にはオンでないセットに対応するタグ部にアドレス
ラッチのタグ部の値を登録した上で、上記のブロックの
ロードの処理を行なう。

第一および第二の固定フラグの両方がともにオンの場合
にはブロックのロードは行なわずにバスに対してアクセ
スを行なう、即ち書込み要求の場合には第一のアドレス
ラッチ３１の値をバス要求アドレスＢＲＡとしてプロセ
ッサからの書込みデータＰＷＤを書込みデータラッチ６
、バスインクフェイス回路７を介して書込みデータＢＷ
Ｄとしてバスに書込み要求を出す。読み出し要求の場合
には第一のアドレスラッチ３１の値をバス要求アドレス
ＢＲＡとしてバスに対して読み出し要求を出す、バスか
らデータＢＲＤが読み出されるとこれが読み出しデータ
ラッチ４を介してプロセッサに通知される。この場合に
はワンチップキャッシュはバイパスしてバスに接続され
ているメモリに対して直接アクセスが行なわれる事にな
る。

対応するブロックが登録されているがまだデータメモリ
部２にブロックがロードされていないとき、即ち第一あ
るいは第二の比較回路５１．５２が一致を検出したが対
応する有効とットｖ１あるいは■２がオフの場合には対
応するブロックのロードを行なったうえで対応する有効
ビットをオンにした後に再度アクセスを行なう。

要求が書込みの場合には上記のタグの登録、ブロックの
ロード等の処理は行なわずにバスに対して直接アクセス
要求を出す。

（２）ブロックの固定の登録 ブロックの固定に際してはプロセッサがら固定すべきブ
ロックのアドレスとともに固定指令が与えられる。制御
回路はこれを受けて以下の動作を行なう。

要求のあったアドレスを第一のアドレスラッチ３１に格
納し、ディレクトリ１をひく。このブロックがすでに登
録されている場合には対応する固定フラグをオンにして
リブレースメントビットを更新したうえで処理を終わる
。このブロックがまだ登録されていない場合にはリブレ
ースビットにより定まるセットに対応するタグ部に第一
のアドレスラッチ３１のタグ部の値を書き込むとともに
対応する固定フラグをオンにしてリブレースメントビッ
トを更新したうえで処理を終わる。

（３）バスからのメモリ書込み動作における処理地のプ
ロセッサあるいはＩｌｏからメモリへの書込み要求を常
に監視し、書込みのあったブロックの無効化を行なう、
即ち、制御回路はバスでメモリへの書込み要求が検出さ
れるとまず書込みアドレスを第二のアドレスラッチ３２
に格納したうえで第二のボート経由でディレクトリ１を
検索し、対応するブロックがすでに登録されているが否
がを調べる。登録されている場合即ち第三あるいは第四
の比較回路のいずれかが一致を検出した場合にはディレ
クトリメモリ１の対応する有効ビットに値“０”を書込
みこれをオフにする。これにより次にこのブロック内の
ワードがアクセスされる時点ではあらためてバスに接続
されているメモリからブロックがロードされることにな
りキャッシュメモリとして使用する場合でもローカルメ
モリとして使用する場合でもバスに接続されているメモ
リとワンチップキャッシュメモリチップの内容の一致を
確保できることになる。

（４）ブロックの固定解除 プロセッサからブロックのアドレスとともに固定解除指
令が印加されることにより起動されると第一のアドレス
レジスタに固定解除すべきブロックアドレスを格納し、
これによりディレクトリを検索し、対応する固定フラグ
をオフにする。

以上本発明の実施例について説明したが本説明により明
らかなように本発明の主旨は同一チップ上に当該チップ
の保持しているブロックを管理するためのディレクトリ
部、ブロックデータの保持のためのデータメモリ部およ
びブロックのリブレース管理等の関連する制御回路部を
内蔵するワンチップキャッシュメモリにおいて、各ブロ
ックに対応してディレクトリに設けられた固定フラグ、
外部からの指令により指定されたブロックをディレクト
リに登録し対応する固定フラグをオンにするブロック固
定登録機能、フンチップキャッシュメモリに対するプロ
セッサからのアクセスに際してミスヒツトが発生した時
点で前記固定フラグがオンに設定されているブロックは
リブレースの対象としないブロック固定機能、バスから
のメモリへの書込み要求に際してディレクトリを検索し
一致が検出された場合には対応する有効ビットをオフに
するブロック無効化機能、更には外部からの指令により
前記固定フラグをオフにする固定解除機能を有し、ロー
カルメモリとしてもキャッシュメモリとしても使用可能
であることを特徴とするワンチップキャッシュメモリを
提供することにあり、本主旨に背かぬかぎりいくつかの
実現方法があることは明かであろう。

本実施例の説明においては１２８セツト２コンパートメ
ントの構成としているが、必ずしもそのようにする必要
はなく他の構成とすることも可能である。たとえばコン
パートメント数を４にした場合にはリブレースメント管
理のためには１ビツトのフラグではなく複数ビットが必
要となるとともに固定ビットがオンの場合のリブレース
情報の更新もこれに伴って変更する必要があろう。

本実施例の説明においては発明の主旨とは直接関係がな
いので制御回路の具体的な実現方法およびタイミング等
も含めた動作等、たとえばメモリアクセス要求、完了信
号を端子に印加するためのゲートの制御、読み出し、書
込みデータのデータ端子への印加、受は取り等について
も詳細な説明は省略したがこれらが従来知られている技
術で実現できることは明かであろう。またブロックのロ
ードの処理、プロセッサやバスとの制御情報の詳細等に
ついても本発明の主旨とは直接の関係がないので省略し
である。

本実施例においては説明の簡単のためにディレクトリ１
としてデュアルポートメモリを使用するものとしている
が、必ずしもそのようにする必要はなく、通常のシング
ルポートのメモリを使用することも可能である。但しこ
の場合にはプロセッサからとバスからのアクセスに際し
てのディレクトリメモリ１の読み出しが競合しないよう
に調整回路を設ける必要があり、性能低下も避けられな
いであろう。

〔発明の効果〕

本発明の実施例により明らかなように本発明によるワン
チップキャッシュメモリー個をプロセッサを接続してそ
の内の一部のブロックを固定することにより一部はロー
カルメモリとして、残りはキャッシュメモリとして使用
することが可能となり、特定のブロックに対するアクセ
スが極端に多いシステムにおいてはこれらをキャッシュ
メモリ上で固定することにより実効的なメモリアクセス
タイムを高速化でき、システムの性能を向上させること
が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。 １・・・ディレクトリ、２・・・データメモリ、３１゜
３２・・・第一および第二のアドレスラッチ、４・・・
読み出しデータラッチ、５１，５２，５３．５４・・・
第一、第二、第三、第四の比較回路、５・・・書込みデ
ータラッチ、７・・・パスインタフェイス回路。 ４゛占セ占υヒしデータクッナ

Claims (1)

【特許請求の範囲】
1. 同一チップ上に当該チップの保持しているブロックを管
   理するためのディレクトリ部、ブロックデータの保持の
   ためのデータメモリ部およびブロックのリブレース管理
   等の関連する制御回路を内蔵するワンチップキャッシュ
   メモリにおいて、各ブロックに対応してディレクトリに
   設けられた固定フラグ、外部からの指令により指定され
   たブロックをディレクトリに登録し対応する固定フラグ
   をオンにするブロック固定登録機能、ワンチップキャッ
   シュメモリに対するプロセッサからのアクセスに際して
   ミスヒットが発生した時点で前記固定フラグがオンに設
   定されているブロックはリブレースの対象としないブロ
   ック固定機能、バスからのメモリへの書込みを常に監視
   し、バスからの書込み要求に際して前記ディレクトリを
   検索し対応するブロックが登録されている場合にはそれ
   を無効化するためのブロック無効化機能を有し、ローカ
   ルメモリとしてもキャッシュメモリとしても使用可能で
   あることを特徴とするワンチップキャッシュメモリ。