JPS63282993A - 半導体ダイナミック・ランダム・アクセス・メモリ - Google Patents

半導体ダイナミック・ランダム・アクセス・メモリ

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JPS63282993A
JPS63282993A JP62119207A JP11920787A JPS63282993A JP S63282993 A JPS63282993 A JP S63282993A JP 62119207 A JP62119207 A JP 62119207A JP 11920787 A JP11920787 A JP 11920787A JP S63282993 A JPS63282993 A JP S63282993A
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JP
Japan
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bit line
potential
memory cell
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dynamic random
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Application number
JP62119207A
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English (en)
Inventor
Hideji Miyatake
秀司 宮武
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は半導体ダイナミック・ランダム・アクセス・
メモリに関し、特にダイナミック・ランダム・アクセス
・メモリのデータ読出の構成に関する。
［従来の技術〕 たとえばニラキー　チャウーチャン　ル（Ｎｉｃｋｙ　
　Ｃｈａｕ　−Ｃｈｕｎ　Ｌｕ　ｅｔ　ａｔ、）による
ｒｃＭＯ３ＤＲＡＭにおける１／２φ■Ｄｐビツト線セ
ンス構成（Ｈａｌｒ−Ｖ（、Ｄ　　Ｂｉｔ−Ｌｉｎｅ　
Ｓｅｎｓｌｎｇ　　Ｓｃｈｅｍｅｊｎ　　ＣＭＯ８ＤＲ
ＡＭ’　ｓ）Ｊ、Ｉ　ＥＥＥ　　ジャーナル　オブ　ソ
リッドステートサーキット（Ｊｏｕｒｎａｌ　ｏｒＳｏ
ｌｉｄ−３ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ　）第５Ｃ−
１９巻第４号、８月１９８０年、第４５１頁ないし第４
５４頁に示されるように、近年ダイナミック・ランダム
・アクセス・メモリ（以下単にダイナミックＲＡＭと称
す。）においては、低消費電力化および続出の高速化の
ために周辺回路にＣＭＯＳトランジスタを使用し、ビッ
ト線を動作電源電圧Ｖｃｃの半分すなわちＶｃｃ／２に
プリチャージする方式が主流である。
第４図は従来のＶｃｃ／２プリチャージ方式のダイナミ
ックＲＡＭのメモリアレイの概略構成を示す図であり、
図面を簡略化するために１対のビット線ＢＬ、ＢＬと２
本のワード線ＷＬｉ、ＷＬｉ＋１のみが示される。第４
図において従来のダイナミックＲＡＭは、行および列状
に配列されて各々が情報を記憶するメモリセル６と、メ
モリセルの１行を選択するためのワード線ＷＬ、ＷＬｉ
　＋１と、１列のメモリセルが接続されるビット線ＢＬ
、　　Ｂτと、ビット線対ＢＬ、ＢＬの電位差を検出し
て増幅するセンスアンプＳＡとから構成される。センス
アンプＳＡはセンスアンプ活性化信号Ｓに応答して活性
化され、ビット線対ＢＬ、　　ＢＬ上の電位差を検出、
増幅するセンス動作を行なう。
また図示しないがビット線対ＢＬ、ＢＬはトランジスタ
により結合されており、外部アドレスにより選択された
ワード線の活性状態終了後ビット線対ＢＬ、ＢＬの電位
は動作電源電位Ｖｃｃの１／２のＶｃｃ／２にプリチャ
ージされる。
第５Ａ図ないし第５Ｃ図は従来のダイナミックＲＡＭに
おけるメモリセルの断面構造および各部位の電子ポテン
シャルおよびビット線上に現われる読出波形を示す図で
ある。第５Ａ図はメモリセルの断面構造を示し、メモリ
セル６はＰ型半導体基板３上の所定領域に形成されビッ
ト線ＢＬ（またはｉτ）を構成するＮ＋型型数散層２、
メモリセルのストレージノードＳＮを構成するＮ十型拡
散層１とを有する。メモリセルのトランジスタ部分子ｒ
はワード線ＷＬを構成するワード線ゲート５とＮ＋型型
数散層１２により構成される。メモリセルの蓄積容量Ｃ
はセルプレート電圧Ｖｃｐが与えられるセルプレート４
と図示しない絶縁膜とストレージノードＳＮとにより構
成される。第５Ｂ図はストレージノード、ワード線ＷＬ
、　　ビット線ＢＬにおける電子に対するポテンシャル
を示す図であり、セルストレージノードＳＮ下の電子ポ
テンシャルはメモリセルの“Ｌ”を記憶しているときの
電子ポテンシャルおよび“Ｈ”を記憶しているときの電
子ポテンシャルを示し、ワード線ＷＬ下の電子ポテンシ
ャルはワード線電位が接地電位ＧＮＤおよびＶｃｃ／　
２　＋ＶＴ　Ｈ（但しｖＴｏはメモリセルのトランジス
タＴｒのしきい値電圧）が与えられたときのワード線上
に形成される電子ポテンシャルを示し、ビット線ＢＬ下
の電子ポテンシャルはビット線ＢＬがＶｃｃ／２にプリ
チャージされたときの電子ポテンシャルを示す。
第５Ｃ図はメモリセルの情報をビット線上に読出したと
きの読出し波形を電子ポテンシャルで示した図であり、
“Ｌ”情報を有するメモリセルが読出されたときには電
子ポテンシャルはΔＶＬＲだけ上昇し、かつ一方“Ｈ”
情報を有するメモリセルが読出されたときにはビット線
の電子ポテンシャルはΔＶ）ｌ　Ｒだけ低下する。
第６図は第４図に示される従来のダイナミックＲＡＭの
“Ｈ”情報を読出す際の動作波形を示す図である。以下
、第４図ないし第６図を参照して従来のダイナミックＲ
ＡＭにおける“Ｈ”読出動作について説明する。外部Ｒ
ＡＳ信号に同期して信号ＲＡＳが活性状態となって立ち
下がると外部アドレスがダイナミックＲＡＭに取込まれ
る。今、ストレージノードＳＮには“Ｌ”蓄積状態では
接地電位レベルの電荷が蓄えられ、“Ｈ蓄積状態ではＶ
ｃｃレベルの電荷が蓄えられている。
ＲＡＳ信号の立下がった後、取込まれた外部アドレスに
基づいて１本のワード線が選択され、図示しないワード
線駆動手段により選択されたワード線ＷＬｉの電位が立
ち上がる。メモリセルが“Ｌ”蓄積状態の場合には、選
択ワード線ＷＬの電位が■工、を越えるとメモリセルか
らビット線ＢＬ（選択されたメモリセルに接続されるビ
ット線をＢＬとする）に電子が流出し始め、ワード線Ｗ
Ｌｉ上の電位がＶｃｃ／２＋ＶＴ）、に達すると、メモ
リセルが蓄積する全電荷がビット線ＢＬ上に流出し、ビ
ット線ＢＬの電子ポテンシャルが微小な電圧ΔＶＬＲだ
け上昇する。一方、メモリセルが“Ｈ′蓄積状態の場合
には、選択されたワード線ＷＬｉの電位がｖｃｃ／２＋
ＶＴＨを越えると、ビット線ＢＬからメモリセルに電子
が流入し始め、ビット線容量はメモリセルの蓄積容量と
比べて十分に大きいので、メモリセルが電子で満たされ
、その結果ビット線ＢＬの電子ポテンシャルがやはり微
小な電圧ΔＶ）ｌＲだけ下降する。一方ビット線ＢＬと
対をなすリファレンスのビット線１τには、メモリセル
のトランジスタがオフ状態のままであるため、何の電位
変化も生じずプリチャージレベルＶｃｃ／２のままであ
る。このリファレンスビット線Ｉ王の電位Ｖｃｃ／２の
電位とデータが読出されたビット線ＢＬ上の電位差が、
センスアンプ活性化信号Ｓの立ち上がりにより活性化さ
れたセンスアンプＳＡで比較され、ビット線対ＢＬ。
ＢＬのうち低レベル側のビット線を接地電位ＧＮＤに、
高レベル側のビット線電位をＶｃｃレベルに増幅する。
ビット線のプリチャージ電圧がＶ　ｃｃ／２の場合、“
Ｌ”続出電圧ΔＶＬＲと“Ｈ”続出電圧Δｖ、Ｒとが等
しくなる。
メモリセルへの情報書込には、ワード線Ｗ　Ｌ　ｉをＶ
　ｃｃ＋　Ｖ　Ｔ　８以上に昇圧することによりＶｃｃ
レベルの書込が可能である。第７図においては、破線を
用いてＲＡＳアクティブ期間（ＲＡＳ信号がＬの期間）
の終わりに、ワード線ＷＬＩ電位をＶｃｃ＋ｖＴｌ１以
上に昇圧し、Ｖｃｃレベルの“Ｈ”を書込む例を示して
いる。
ビット線へのＶｃｃ／２レベルへのプリチャージは、Ｒ
ＡＳアクティブ期間の終了時にビット線対ＢＬ、ＢＬを
トランジスタ（図示せず）を介して短絡することによっ
て実現される。
［発明が解決しようとする問題点］ ダイナミックＲＡＭの大容量化に伴ない構造の微細化が
進む。これとともに接合の耐圧、トランジスタのソース
やドレイン耐圧は減少してくる。
したがって大容量　ＲＡ　Ｍにおいてはワード線をＶｃ
ｃ＋ＶＴＨ以上に昇圧するとか困難になってきている。
−そこでワード線の高レベルの電圧を電源電圧Ｖｃｃと
する場合、以下の問題が発生する。
第７Ａ図および第７Ｂ図は従来のダイナミックＲＡＭに
おいてワード線の高レベル電圧をＶｃｃとしたときのメ
モリセルの電子ポテンシャル図および続出波形の電子ポ
テンシャルを示す図である。
第７Ａ図から見られるように、ワード線レベルがＶｃｃ
レベルにまでしか上昇しない場合、“Ｈ”書込時におい
てメモリセルのストレージノードＳＮには、Ｖｃｃ−Ｖ
ＴＨレベルの電荷しか蓄積されないことになる。したが
って、メモリセル情報をビット線上に読出すときにビッ
ト線上に現われる電子ポテンシャルの変化は第７Ｂ図に
示されるように、“Ｌ”続出電圧ΔＶＬＲと“Ｈ”読出
電圧Δｖ、ＲとはΔ■１．〉Δｖ、Ｒとなり、片寄った
動作マージンとなり、この結果センス時において誤動作
が生じる不良を呈していた。
それゆえ、この発明の目的は上述のような従来のダイナ
ミックＲＡＭの有する問題点を除去し、昇圧しないワー
ド線を用いた方式のダイナミックＲＡＭにおいても、“
Ｌ”続出電圧および“Ｈ”続出電圧が同一となり、セン
ス時の動作マージンを損うことなく安定した動作が得ら
れるダイナミックＲＡＭを提供することである。
［問題点を解決するための手段］ この発明に係るダイナミックＲＡＭは、メモリセルかｎ
チャネルＭＯＳトランジスタで構成されている場合には
、センス動作前に選択されたメモリセルにつながるビッ
ト線の電位を上昇させるかまたはその選択されたビット
線と対をなすりファレンスビット線の電位を低下させる
ことにより“Ｌ”、　“Ｈ”の続出電圧を等しくなるよ
うにしたものである。
メモリセルがｐチャネルＭＯＳトランジスタで構成され
ている場合には、センス動作前に選択されたメモリセル
につながるビット線電位を低下させるか、そのビット線
と対をなすリファレンスビット線電位を上昇させること
により“Ｌ”および“Ｈ”の読出電圧を低くしたもので
ある。
［作用］ この発明に係るダイナミックＲＡＭにおいては、選択さ
れたメモリセルにつながるビット線電位を上昇（または
下降）させるかまたはビット線と対をなすリファレンス
ビット線電位を低下（または上昇）させることにより“
Ｌ”および“Ｈ”の続出電圧を等しくしているので、ワ
ード線が電源電圧以上に昇圧されていないにもかかわら
ず、動作マージンに片寄りのない安定な読出動作が補償
される。
〔発明の実施例］ 以下、この発明の実施例について図面を参照して説明す
る。
まず第７Ａ図および第７Ｂ図を参照して“Ｌ”続出時お
よび“Ｈ”続出時におけるそれぞれのビット線電位を求
める。まずメモリセルがｎチャネルＭＯＳトランジスタ
で構成されており、リファレンスビット線の電位を下げ
る場合について考える。ビット線の容量をＣＢ、メモリ
セルの蓄積容量をＣＳとする。このとき“Ｌ“読出時の
ビット線上の電位は、 ■Ｌ、＝■ｃｃ／２−（Ｃ８・■ｃＣ／２）／（Ｃ［１
＋Ｃ８＞、 “Ｈ”続出時におけるビット線の電位は、Ｖ、　、　＝
Ｖｃｃ／　２　＋ＣＳ　・（Ｖｃｃ／　２−Ｖ−ｒ　、
　）／　（ＣＢ　＋　ＣＳ　）、 で与えられる。したがって両者の中間電位は、したがっ
て、リファレンスビット線の電位の低下量であるΔｖＢ
を、 ΔＶＢ　＝ＣＳ　ｅ　ＶＴ　Ｈ／　２　（ＣＢ　＋ＣＳ
　）とすることにより、“Ｌ”続出電圧および“Ｈ”続
出電圧が等しくなる。ここで、“Ｌ”続出電圧および“
Ｈ”続出電圧はセンスアンプが活性化されセンスアンプ
動作前にビット線上に現われる電位とリファレンスビッ
ト線の電位との差を示している。
第１図はこの発明の一実施例であるダイナミックＲＡＭ
の構成を示す図であり、リファレンスビット線の電位の
低下を与える場合の構成を示している。第１図の構成に
おいては、第４図に示される従来のダイナミックＲＡＭ
の構成に加えて、新たにビット線ＢＬに容量２０を介し
て結合されるダミーワード線１１と、リファレンスビッ
ト線１丁に容量２１を介して結合されるダミーワード線
１０が設けられる。容ｆｆ１２０．２１の容量値は共に
等しくＣａである。このダミーワード線１０゜１１は、
外部アドレスに基づいて、選択されたメモリセルに接続
されるビット線と対をなすリファレンスビット線に容量
結合されるダミーワード線を活性状態（Ｌレベル）にす
る信号ＤＷＬＯ，ＤＷＬＩにより駆動される。
第２図は第１図に示されるこの発明によるダイナミック
ＲＡＭの一実施例の“Ｈ”読出時の動作波形を示す図で
ある。以下、第１図および第２図を参照してこの発明の
一実施例であるダイナミックＲＡＭの動作原理について
説明する。まずプリチャージ期間中はビット線ＢＬ、、
ＢＬは共に図示しないトランジスタなどにより短絡され
てＶ　ｃｃ／２のプリチャージレベルに保持されている
。次に外部ＲＡＳ信号に同期してＲＡＳ信号が活性状態
となって低レベルになると、外部アドレスかダイナミッ
クＲＡＭに取込まれる。この取込まれた外部アドレスに
基づいて、外部アドレスが指定するメモリセルが接続さ
れるビット線ＢＬと対をなすリファレンスビット線１丁
と容量２１で容量結合しているダミーワード線１０へ与
えられるダミーワード線活性化信号ＤＷＬＯが活性状態
となり低レベルとなる。他方のダミーワード線１１に与
えられるダミーワード線活性化信号ＤＷＬ　１は“Ｈ”
のままである。これにより、Ｌレベルとなったダミーワ
ード線１０とリファレンスビット線ＢＬとが容量２１を
介して容量結合しているため、リファレンスビット線Ｂ
Ｌの電位はＶｃｃ／２−ΔｖＢとなる。次に外部アドレ
スに基づいて１本のワード線が選択され、選択ワード線
ＷＬｉの電位が立ち上がって電源電圧Ｖｃｃレベルとな
り、選択ワード線ＷＬに接続されるメモリセルの有する
情報に応じた電位変化がビット線ＢＬ上に現われる。
ここで第２図においては選択されたメモリセルが“Ｈ”
蓄積状態にある場合が示されている。次にセンスアンプ
活性化信号Ｓが立ち上がってセンスアンプＳＡが活性化
されセンス動作（ビット線対ＢＬ、ＢＬの電位差の検知
・増幅）が始まる。
前述したように、リファレンスビット線ＩＴの電位は、
“Ｌ″読出電圧および“Ｈ”読出電圧か等しくなるよう
にＶｃｃ／２から低下しているので、ワード線ＷＬｉが
電源電圧Ｖｃｃ以上に昇圧されない場合でも安定な動作
が得られる。
この実施例においては、選択ワード線ＷＬｉの電位が立
ち上がる前にダミーワード線の電位が立ち下がる例を示
したが、このタイミングは、センスアンプが活性化され
るセンス動作以前であればどのようなタイミングでも同
様の効果を奏する。
次に容ｆｆ１２０．２１の容量値Ｃａの値について説明
する。
ダミーワード線１０．１１に与えられるダミーワード線
活性化信号ＤＷＬＯ，ＤＷＬＩの振幅が電源電圧Ｖｃｃ
の場合、ビット線の容量（ただしＣａを含む）をＣＢと
すると、 ΔＶａ　　＝Ｃａ　　−Ｖｃｃ／ＣＢ で与えられる。したがって、 となる。ここで、メモリセルのトランジスタＴｒのしき
い値電圧ＶＴＨはＭＯＳ）ランジスタの特性上、そのゲ
ートに与えられる電圧Ｖｃｃが高くなるほど大きくなる
。そしてこの比■工Ｈ／Ｖｃｃは通常のＶｃｃの動作範
囲ではほぼ一定で約０．　２である。
したがって、 Ｃａ−０，２・ＣＳ　−ＣＢ／２　（ＣＢ＋ＣＳ）−Ｃ
Ｓ　　−ＣＢ　／　１０　　（ＣＢ　　＋Ｃ８）となる
。
また、ＣＢ＞＞ＣＳの場合、 Ｃａ’ｉＣＳ／１０ となる。したがって、メモリセルの蓄積容量ＣＳの約１
／１０の結合容量を設けることにより、安定な動作マー
ジンの損失のない動作が保証される。
また、このときのリファレンスビット線の電位変化量Δ
ｖＢの大きさは約１０ｍＶ程度であるために、Ｖｃｃ／
２ビット線プリチャージ方式の長所である低消費電力特
性は保持される。
次に、選択されたメモリセルが接続されるビット線の電
位を上昇させる場合には、リファレンスビット線の電位
を低下させた量と同じ量だけ上昇させればよい。この方
式としては、第１図に示される構成と同様にし、センス
アンプＳＡが活性化されるセンス動作前に、高レベルと
なるダミーワード線を設ければ容易に実現される。すな
わち第１図に示される構成と同様の構成を用い、ダミー
ワード線活性化信号をその活性状態が“Ｈ”レベルとな
るような信号を用い、かつダミーワード線の選択は選択
されたメモリセルが接続されるビット線と容量結合され
るダミーワード線電位を上昇させればよい。この構成に
おいても、“Ｈ″続出電圧と“Ｌ”続出電圧が等しくな
る。
第３図は従来より多用されているダミーワードｆｉＷＬ
、、ＷＬ＋　を含んだメモリアレイの構成を示す図であ
る。メモリセル６とダミーセル６゛とは同一構造であり
かつ同一のビット線に接続される。ダミーリバース方式
においては、外部アドレスに基づいて１本のワード線が
選択されて選択ワード線ＷＬｉの電位が立ち上がる直前
にダミーワード線ＷＬ、のみの電位が立ち下がり、この
後情報読出か行なわれる。ここで、ビット線のプリチャ
ージはメモリアクセスの開始時に行なわれ、ダミーワー
ド線ＤＷＬ　Ｏ，ＤＷＬｌはプリチャージ時やスタンバ
イ時にはＨ”にされている。このダミーリバース方式を
用いることにより選択されたメモリセルのトランジスタ
のゲート容量を介してのワード線とビット線との結合ノ
イズを相殺することか図られている。このような構成の
ダミーリバース方式のダイナミックＲＡＭの場合、タミ
ーセル６−に含まれるＭＯＳトランジスタ５のサイズを
調節することにより選択されたメモリセルにつながるビ
ット線ＢＬの電位を上昇させることが可能となる。この
ダミーリバース方式のダイナミックＲＡＭはたとえば絵
本らによるｒｌ　２８にワード×８ビットダイナミック
ＲＡＭ　（Ａ　　１２８Ｋ　　Ｗｏｒｄ　ｘ８Ｂｉｔ　
　Ｄｙｎａｍｉｃ　　ＲＡＭ）　Ｊ　。
ＩＥＥＥ、ジャーナルオブソリッドステートサーキツツ
（Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−８ｔａｔｅ　　
Ｃ１ｒｃｕｉｔｓ）、５Ｃ−１９巻第５号１０月、１９
８４年の第６２４頁ないし第６２６頁に示されている。
なお上記実施例においては、メモリセルがｎチャネルＭ
ＯＳトランジスタを用いて構成される場合について説明
したが、メモリセルがｐチャネルＭＯＳトランジスタを
用いて構成されている場合にも同様のことが問題となり
、この場合においては、各信号の極性が反対となるだけ
であり同様の原理で選択されたメモリセルにつながるビ
ット線のプリチャージ電位を低下させるかまたはそのビ
ット線と対をなすリファレンスビット線のプリチャージ
電位を上昇させることにより上記実施例と同様の効果を
得ることが可能となる。
［発明の効果］ 以上のようにこの発明によれば、選択されたメモリセル
につながるビット線のプリチャージ電位を上昇（または
下降）させるかまたはそのビット線と対をなすリファレ
ンスビット線のプリチャージ電位を低下（または上昇）
させて“Ｌ”および“Ｈ”読出電圧を同一となるように
したので、ワード線が電源電圧ｖｃｃ以上に昇圧されな
い場合においても、動作マージンを損うことなく安定な
動作を保証することが可能となる。
【図面の簡単な説明】
第１図はこの発明の一実施例であるダイナミックＲＡＭ
のメモリアレイの構成の概略を示す図である。第２図は
第１図に示されるダイナミックＲＡＭの動作を示す波形
図である。第３図は従来から用いられているダイナミッ
クリバース方式のダイナミックＲＡＭのメモリアレイの
構成の概略を示す図である。第４図は従来のダイナミッ
クＲＡＭのメモリアレイの概略構成を示す図である。第
５Ａ図は第４図に示されるダイナミックＲＡＭのメモリ
セルの概略断面構造を示す図であり第５Ｂ図は第５Ａ図
のメモリセルにおける電子ポテンシャルを示す図であり
、第５Ｃ図は第５Ａ図のメモリセルにおける“Ｌ”およ
び“Ｈ”続出電圧に対応するビット線の電子ポテンシャ
ルを示す波形図である。第６図は第４図に示される従来
のダイナミックＲＡＭの動作を示す波形図である。第７
Ａ図は従来のダイナミックＲＡＭのワード線を昇圧しな
い場合におけるメモリセルの電子ポテンシャルを示す図
であり、第７Ｂ図は第７Ａ図に示される電子ポテンシャ
ルを有するメモリセルの“Ｌ”および“Ｈ”読出電圧を
電子ポテンシャルで示す波形図である。 図において、ＢＬは選択されたメモリセルがつながるビ
ット線、１丁はビット線ＢＬと対をなすリファレンスビ
ット線、ＷＬｉ　、ＷＬｌ　＋１はワ一ド線、Ｔｒはメ
モリセルのトランジスタ、Ｃはメモリセルの容量、１０
．１１はダミーワード線、２０．２１は結合容量、ＤＷ
Ｌｏ　、ＤＷＬ＋　はダミーワード線１０．１１にそれ
ぞれ与えられる活性化信号である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (10)

    【特許請求の範囲】
  1. （１）行および列状に配置され、各々が“Ｈ”または“
    Ｌ”のディジタル情報を記憶する複数個のメモリセルと
    、各々が前記複数個のメモリセルの１行を選択するため
    の複数本のワード線と、各々が前記複数個のメモリセル
    の１列が接続される複数本のビット線とを有し、前記ビ
    ット線は外部アドレスにより選択されるメモリセルが接
    続されるビット線と、前記選択されたメモリセルが接続
    されるビット線電位をセンスするときの比較基準電位を
    与えるリファレンスビット線とが対をなして配列され、
    かつ前記ワード線に与えられる信号の振幅が動作電源電
    圧Ｖｃｃであり、かつ前記ビット線の各々が前記外部ア
    ドレスにより選択されたワード線の活性状態移行前はＶ
    ｃｃ／２のレベルにプリチャージされている半導体ダイ
    ナミック・ランダム・アクセス・メモリであって、 前記外部アドレスにより選択されたメモリセルが“Ｈ”
    情報を有するときに前記センス動作前に前記選択された
    メモリセルが接続されるビット線上に現われる電位と対
    をなすリファレンスビット線上の電位との差と、前記選
    択されたメモリセルが“Ｌ”情報を有するときに前記セ
    ンス動作前に前記選択されたメモリセルが接続されるビ
    ット線上に現われる電位と対をなすリファレンスビット
    線上の電位の差を等しくする等化手段を備える、半導体
    ダイナミック・ランダム・アクセス・メモリ。
  2. （２）前記メモリセルはＮチャネルＭＯＳトランジスタ
    を含み、前記等化手段は、前記選択されたメモリセルが
    接続されるビット線電位を前記プリチャージレベルＶｃ
    ｃ／２より上昇させる、特許請求の範囲第１項記載の半
    導体ダイナミック・ランダム・アクセス・メモリ。
  3. （３）前記メモリセルはＮチャネルＭＯＳトランジスタ
    を含み、前記等化手段は、前記選択されたメモリセルが
    接続されるビット線と対をなすリファレンスビット線の
    電位を前記プリチャージレベルＶｃｃ／２より低下させ
    る、特許請求の範囲第１項記載の半導体ダイナミック・
    ランダム・アクセス・メモリ。
  4. （４）前記メモリセルはＰチャネルＭＯＳトランジスタ
    を含み、前記等化手段は、前記選択されたメモリセルが
    接続されるビット線の電位を前記プリチャージレベルＶ
    ｃｃ／２より低下させる、特許請求の範囲第１項記載の
    半導体ダイナミック・ランダム・アクセス・メモリ。
  5. （５）前記メモリセルはＰチャネルＭＯＳトランジスタ
    を含み、前記等化手段は、前記選択されたメモリセルが
    接続されるビット線と対をなすリファレンスビット線電
    位を前記プリチャージレベルＶｃｃ／２より上昇させる
    、特許請求の範囲第１項記載の半導体ダイナミック・ラ
    ンダム・アクセス・メモリ。
  6. （６）前記等化手段は、前記複数のビット線の各々に結
    合される容量手段を含む、特許請求の範囲第１項ないし
    第５項のいずれかに記載の半導体ダイナミック・ランダ
    ム・アクセス・メモリ。
  7. （７）前記容量手段は、その一方電極が前記ビット線に
    結合され、その他方電極が前記センス動作に先立って活
    性状態となる信号線に接続される結合用容量からなる、
    特許請求の範囲第６項記載の半導体ダイナミック・ラン
    ダム・アクセス・メモリ。
  8. （８）前記信号線に与えられる信号の振幅を前記動作電
    源電圧にＶｃｃとし、前記結合用容量の容量値を含む前
    記ビット線の容量値をＣ＿Ｂ、前記メモリセルの蓄積容
    量をＣ＿Ｓとしたとき、前記結合容量の容量値がＣ＿Ｓ
    ・Ｃ＿Ｂ／１０（Ｃ＿Ｂ＋Ｃ＿Ｓ）で与えられる、特許
    請求の範囲第７項記載の半導体ダイナミック・ランダム
    ・アクセス・メモリ。
  9. （９）前記信号線に与えられる信号の振幅を前記動作電
    源電位Ｖｃｃとし、前記メモリセルの蓄積容量をＣ＿Ｓ
    とするとき、前記結合容量の容量値がＣ＿Ｓ／１０で与
    えられる、特許請求の範囲第７項記載の半導体ダイナミ
    ック・ランダム・アクセス・メモリ。
  10. （１０）前記半導体ダイナミック・ランダム・アクセス
    ・メモリは、前記メモリセルのトランジスタによるビッ
    ト線との結合容量に起因したビット線上の電位への影響
    を排除するためのダミーセルが設けられたダミーリバー
    ス方式の半導体ダイナミック・ランダム・アクセス・メ
    モリであって、前記ダミーセルは前記複数のワード線と
    は別に設けられたダミーワード線にそのゲートが接続さ
    れ、その一方導通端子が前記ビット線に接続されるダミ
    ー用ＭＯＳトランジスタと前記ダミー用ＭＯＳトランジ
    スタに結合される容量とを備え、前記容量結合手段は、
    そのサイズが調整されたダミー用ＭＯＳトランジスタを
    用いて構成される、特許請求の範囲第６項記載の半導体
    ダイナミック・ランダム・アクセス・メモリ。
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