JPS6328476Y2 - - Google Patents
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- JPS6328476Y2 JPS6328476Y2 JP1986135220U JP13522086U JPS6328476Y2 JP S6328476 Y2 JPS6328476 Y2 JP S6328476Y2 JP 1986135220 U JP1986135220 U JP 1986135220U JP 13522086 U JP13522086 U JP 13522086U JP S6328476 Y2 JPS6328476 Y2 JP S6328476Y2
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Description
本考案は時分割された各エンベロープ波形の振
幅値を変化できるようにしたエンベロープ発生装
置を具えた電子楽器に関するものである。 従来の電子楽器のエンベロープ信号発生回路の
方式にはコンデンサと抵抗より成る時定数回路の
充放電特性を利用したアナログ方式と量子化ステ
ツプ情報を記憶させたデジタル方式とがある。し
かし、アナログ方式ではエンベロープを構成する
ADSR（アタツク、デイケイ、サステイン、リリ
ース）各部分に対し各種の特性を用意するため、
多数の抵抗器、ダイオード、切換スイツチを組合
せて切り換える形式があるが回路構成が複雑とな
る。これに対し、デジタル方式では量子化ステツ
プ数を密にしてしかも各種のアタツク時間、デイ
ケイ時間の特性を用意するには、これらの情報を
記憶する記憶容量がぼう大なものとなるという問
題点があつた。 これに対し本出願人は新規のエンベロープ発生
回路を提案している。すなわち、アタツク、デイ
ケイ時間に関連する係数を記憶回路に記憶してお
き、該係数を累算器で累算し、累算出力信号をア
ドレスとしてエンベロープ波形記憶回路からエン
ベロープ波形を読み出すものであり、アタツク波
形とデイケイ波形を共通にしてデイケイ波形はエ
ンベロープ波形を反転して形成するものである。
これにより各種のアタツク時間、デイケイ時間の
エンベロープ波形を少ない記憶容量で得ることが
できる。この場合キースイツチまたはセレクトス
イツチで選択される各エンベロープは各チヤンネ
ル毎に時分割で処理されている。しかし従来はど
のチヤンネルも振幅値が同一であるため平板的な
印象を免れなかつた。そこで、このチヤンネルの
振幅値に変化を与えて趣きのある楽音を得ること
が要望される。 本考案の目的は提案のエンベロープ発生装置に
つき時分割されたエンベロープの振幅値を変化で
きるようにした電子楽器を提供することである。 前記目的を達成するため、本考案の電子楽器
は、タイミングパルスを発生するタイミング発生
回路と、該タイミング発生回路で駆動されるアド
レスカウンタと、該アドレスカウンタのアドレス
パルスによつて、アタツク・デイケイ時間を制御
する係数が読出されるアタツク・デイケイ係数メ
モリと、該アタツク・デイケイ係数メモリからの
アタツク・デイケイ係数と記憶回路からの読出し
値とを加算する加算器と該加算結果を記憶し再び
加算回路に読出す上記記憶回路とより成り、前記
タイミング発生回路のタイミングパルスと前記ア
ドレスカウンタのアドレスパルスとに応じ、前記
加算器から前記アタツク・デイケイ係数の累算出
力信号を出力するとともに累算出力が所定値にな
つたことを検知してアタツク・デイケイの各終了
信号を出力する累算器と、外部からのアタツク信
号と前記累算器からのアタツク・デイケイの各終
了信号とにより累算器に与える係数をアタツクの
時はアタツク係数とし、デイケイの時はデイケイ
係数とするエンベロープ制御回路と、対数曲線を
持つエンベロープ波形の振幅を記憶し前記累算出
力信号により読出すエンベロープ波形テーブルお
よび該エンベロープ波形テーブルの出力信号を反
転または非反転するEX−OR回路と、該EX−
OR回路の出力信号をアナログ波形に変換する
Ｄ／Ａ変換器と、前記アドレスカウンタの出力信
号を用いて各チヤンネルに対応する時分割多重化
信号を出力するチヤンネルデコーダと、前記Ｄ／
Ａ変換器のアナログ出力を対応するチヤンネル毎
に時分割し、振分けるアナログマルチプレクサ
と、各チヤンネル毎の振幅値を独立して制御する
ための振幅値を記憶し時分割で読出されるエンベ
ロープ振幅値メモリと該エンベロープ振幅値メモ
リ出力をＤ／Ａ変換して前記エンベロープ波形
Ｄ／Ａ変換器に入力してエンベロープＤ／Ａ変換
器の出力のレベルを制御するレベルＤ／Ａ変換器
とを具備し、 前記累算器を上記時分割多重化信号を用いて各
チヤンネルで時分割動作させるとともに前記累算
器からのアドレスで各チヤンネルのアタツク対応
のエンベロープ波形を形成した後、累算器からの
デイケイ期間出力信号により前記アタツク・デイ
ケイ係数メモリの読出しをデイケイ係数とすると
ともに前記エンベロープ波形テーブルからのエン
ベロープ波形データを上記EX−OR回路で反転
させてデイケイ波形を形成し、かつ、前記累算器
からのデイケイ終了信号によりエンベロープ制御
回路は累算を終了させることによりエンベロープ
波形の全てを形成し、 その後対応するチヤンネル毎に、前記アドレス
カウンタの出力信号から、前記チヤンネルデコー
ダの各チヤンネルの時分割多重化信号を得て、前
記アナログマルチプレクサにより時分割して振分
け出力するとともに、前記エンベロープ振幅値メ
モリからの出力信号をレベルＤ／Ａ変換器により
レベル変換しエンベロープＤ／Ａ変換器の出力の
レベルを制御するようにしたことを特徴とするも
のである。 以下本考案を施例につき詳述する。 第１図は本考案の実施例の構成を示す説明図で
ある。同図は前述の提案のエンベロープ発生回路
に本考案の構成を付加したものである。いま、電
子楽器の鍵盤回路の押鍵信号またはリズム発生装
置のリズムパターン信号によるアタツク信号をエ
ンベロープ発生回路に入力させる。ここで音源数
を16として16チヤンネルを設け、そのエンベロー
プ波形の形成を時分割で行なうものとする。同図
において、リズムパターン発生器よりのリズムパ
ターン信号（以下アタツク信号という）とエンベ
ロープ制御回路１７に入力し、エンベロープ波形
のアタツクとデイケイのタイミングを後述の信号
Ｃ１，Ｃ２により形成し、タイミングクロツク発
生回路１９で駆動するアドレスカウンタ２０を介
して指定されるチヤンネルデコーダ２１からのチ
ヤンネル指定信号をエンベロープ制御回路１７に
与え、指定されたアドレス信号をOR回路１５を
介してアタツクデイケイ係数メモリ１３に入力す
る。アタツクデイケイ係数メモリ１３はアドレス
カウンタ２０からのアドレスにより、後述のアタ
ツクとデイケイの加算係数を読み出し、加算器、
ゲート回路、レジスタ、記憶回路（RAM）より
成る累算器１１に与える。 累算器１１においては、アドレスカウンタ２０
からのアドレスと、エンベロープ制御回路１７か
らOR回路１６を介して与えられるチヤンネル指
定信号により指定され、加算係数が後述する方法
で累算されて累算出力信号として８ビツトの２進
のアドレス情報を出力し、エンベロープ波形テー
ブル１４に与える。累算器１１の処理データは10
ビツトとし、前記８ビツトのアドレスデータの外
に桁上げ信号C1，C2が含まれる。そして８ビツ
トのアドレスデータがエンベロープ波形テーブル
１４に送られる場合上位５ビツトをアドレスと
し、下位３ビツトは切り捨てられる。また信号Ｃ
１はアタツク期間が終了したことを示し、信号Ｃ
２はデイケイが終了したことを表わし、前述のエ
ンベロープ制御回路１７に送られる。この累算器
１１においては16チヤンネルに対応し16個のエン
ベロープ波形の累算出力信号が得られる。 アタツクデイケイ係数メモリ１３に格納される
アタツク、デイケイ係数により累算されるエンベ
ロープ波形の立上り、立下り間のエンベロープ時
間Ｔは下式により求められる。 Ｔ＝Ｎ×Ｗ／CL／ｎ×AAD ここで Ｎ；チヤンネル数 Ｗ；ワード数 AAD；エンベロープ加算係数 CL；クロツク周波数 ｎ；タイミング分周数 実施例でＮ＝16，Ｗ＝32，ｎ＝４とすれば Ｔ＝512×４／CL×AAD いまCL＝10KHzとすれば AAD＝１／23のとき Ｔ＝1.64秒 AAD＝１のとき Ｔ＝0.20秒 となる。 以上のようにしてエンベロープ加算係数値AAD
により、アタツク、デイケイの立上り、立下り時
間が決まる。そしてアタツクデイケイ係数メモリ
１３は１６の音源に対応したアタツク、デイケイ
の加算係数値AADを記憶するものである。 第１表はアタツクとデイケイにつき、係数値
AADの累算時間Ｔ（秒）の１例を示したものであ
る。
幅値を変化できるようにしたエンベロープ発生装
置を具えた電子楽器に関するものである。 従来の電子楽器のエンベロープ信号発生回路の
方式にはコンデンサと抵抗より成る時定数回路の
充放電特性を利用したアナログ方式と量子化ステ
ツプ情報を記憶させたデジタル方式とがある。し
かし、アナログ方式ではエンベロープを構成する
ADSR（アタツク、デイケイ、サステイン、リリ
ース）各部分に対し各種の特性を用意するため、
多数の抵抗器、ダイオード、切換スイツチを組合
せて切り換える形式があるが回路構成が複雑とな
る。これに対し、デジタル方式では量子化ステツ
プ数を密にしてしかも各種のアタツク時間、デイ
ケイ時間の特性を用意するには、これらの情報を
記憶する記憶容量がぼう大なものとなるという問
題点があつた。 これに対し本出願人は新規のエンベロープ発生
回路を提案している。すなわち、アタツク、デイ
ケイ時間に関連する係数を記憶回路に記憶してお
き、該係数を累算器で累算し、累算出力信号をア
ドレスとしてエンベロープ波形記憶回路からエン
ベロープ波形を読み出すものであり、アタツク波
形とデイケイ波形を共通にしてデイケイ波形はエ
ンベロープ波形を反転して形成するものである。
これにより各種のアタツク時間、デイケイ時間の
エンベロープ波形を少ない記憶容量で得ることが
できる。この場合キースイツチまたはセレクトス
イツチで選択される各エンベロープは各チヤンネ
ル毎に時分割で処理されている。しかし従来はど
のチヤンネルも振幅値が同一であるため平板的な
印象を免れなかつた。そこで、このチヤンネルの
振幅値に変化を与えて趣きのある楽音を得ること
が要望される。 本考案の目的は提案のエンベロープ発生装置に
つき時分割されたエンベロープの振幅値を変化で
きるようにした電子楽器を提供することである。 前記目的を達成するため、本考案の電子楽器
は、タイミングパルスを発生するタイミング発生
回路と、該タイミング発生回路で駆動されるアド
レスカウンタと、該アドレスカウンタのアドレス
パルスによつて、アタツク・デイケイ時間を制御
する係数が読出されるアタツク・デイケイ係数メ
モリと、該アタツク・デイケイ係数メモリからの
アタツク・デイケイ係数と記憶回路からの読出し
値とを加算する加算器と該加算結果を記憶し再び
加算回路に読出す上記記憶回路とより成り、前記
タイミング発生回路のタイミングパルスと前記ア
ドレスカウンタのアドレスパルスとに応じ、前記
加算器から前記アタツク・デイケイ係数の累算出
力信号を出力するとともに累算出力が所定値にな
つたことを検知してアタツク・デイケイの各終了
信号を出力する累算器と、外部からのアタツク信
号と前記累算器からのアタツク・デイケイの各終
了信号とにより累算器に与える係数をアタツクの
時はアタツク係数とし、デイケイの時はデイケイ
係数とするエンベロープ制御回路と、対数曲線を
持つエンベロープ波形の振幅を記憶し前記累算出
力信号により読出すエンベロープ波形テーブルお
よび該エンベロープ波形テーブルの出力信号を反
転または非反転するEX−OR回路と、該EX−
OR回路の出力信号をアナログ波形に変換する
Ｄ／Ａ変換器と、前記アドレスカウンタの出力信
号を用いて各チヤンネルに対応する時分割多重化
信号を出力するチヤンネルデコーダと、前記Ｄ／
Ａ変換器のアナログ出力を対応するチヤンネル毎
に時分割し、振分けるアナログマルチプレクサ
と、各チヤンネル毎の振幅値を独立して制御する
ための振幅値を記憶し時分割で読出されるエンベ
ロープ振幅値メモリと該エンベロープ振幅値メモ
リ出力をＤ／Ａ変換して前記エンベロープ波形
Ｄ／Ａ変換器に入力してエンベロープＤ／Ａ変換
器の出力のレベルを制御するレベルＤ／Ａ変換器
とを具備し、 前記累算器を上記時分割多重化信号を用いて各
チヤンネルで時分割動作させるとともに前記累算
器からのアドレスで各チヤンネルのアタツク対応
のエンベロープ波形を形成した後、累算器からの
デイケイ期間出力信号により前記アタツク・デイ
ケイ係数メモリの読出しをデイケイ係数とすると
ともに前記エンベロープ波形テーブルからのエン
ベロープ波形データを上記EX−OR回路で反転
させてデイケイ波形を形成し、かつ、前記累算器
からのデイケイ終了信号によりエンベロープ制御
回路は累算を終了させることによりエンベロープ
波形の全てを形成し、 その後対応するチヤンネル毎に、前記アドレス
カウンタの出力信号から、前記チヤンネルデコー
ダの各チヤンネルの時分割多重化信号を得て、前
記アナログマルチプレクサにより時分割して振分
け出力するとともに、前記エンベロープ振幅値メ
モリからの出力信号をレベルＤ／Ａ変換器により
レベル変換しエンベロープＤ／Ａ変換器の出力の
レベルを制御するようにしたことを特徴とするも
のである。 以下本考案を施例につき詳述する。 第１図は本考案の実施例の構成を示す説明図で
ある。同図は前述の提案のエンベロープ発生回路
に本考案の構成を付加したものである。いま、電
子楽器の鍵盤回路の押鍵信号またはリズム発生装
置のリズムパターン信号によるアタツク信号をエ
ンベロープ発生回路に入力させる。ここで音源数
を16として16チヤンネルを設け、そのエンベロー
プ波形の形成を時分割で行なうものとする。同図
において、リズムパターン発生器よりのリズムパ
ターン信号（以下アタツク信号という）とエンベ
ロープ制御回路１７に入力し、エンベロープ波形
のアタツクとデイケイのタイミングを後述の信号
Ｃ１，Ｃ２により形成し、タイミングクロツク発
生回路１９で駆動するアドレスカウンタ２０を介
して指定されるチヤンネルデコーダ２１からのチ
ヤンネル指定信号をエンベロープ制御回路１７に
与え、指定されたアドレス信号をOR回路１５を
介してアタツクデイケイ係数メモリ１３に入力す
る。アタツクデイケイ係数メモリ１３はアドレス
カウンタ２０からのアドレスにより、後述のアタ
ツクとデイケイの加算係数を読み出し、加算器、
ゲート回路、レジスタ、記憶回路（RAM）より
成る累算器１１に与える。 累算器１１においては、アドレスカウンタ２０
からのアドレスと、エンベロープ制御回路１７か
らOR回路１６を介して与えられるチヤンネル指
定信号により指定され、加算係数が後述する方法
で累算されて累算出力信号として８ビツトの２進
のアドレス情報を出力し、エンベロープ波形テー
ブル１４に与える。累算器１１の処理データは10
ビツトとし、前記８ビツトのアドレスデータの外
に桁上げ信号C1，C2が含まれる。そして８ビツ
トのアドレスデータがエンベロープ波形テーブル
１４に送られる場合上位５ビツトをアドレスと
し、下位３ビツトは切り捨てられる。また信号Ｃ
１はアタツク期間が終了したことを示し、信号Ｃ
２はデイケイが終了したことを表わし、前述のエ
ンベロープ制御回路１７に送られる。この累算器
１１においては16チヤンネルに対応し16個のエン
ベロープ波形の累算出力信号が得られる。 アタツクデイケイ係数メモリ１３に格納される
アタツク、デイケイ係数により累算されるエンベ
ロープ波形の立上り、立下り間のエンベロープ時
間Ｔは下式により求められる。 Ｔ＝Ｎ×Ｗ／CL／ｎ×AAD ここで Ｎ；チヤンネル数 Ｗ；ワード数 AAD；エンベロープ加算係数 CL；クロツク周波数 ｎ；タイミング分周数 実施例でＮ＝16，Ｗ＝32，ｎ＝４とすれば Ｔ＝512×４／CL×AAD いまCL＝10KHzとすれば AAD＝１／23のとき Ｔ＝1.64秒 AAD＝１のとき Ｔ＝0.20秒 となる。 以上のようにしてエンベロープ加算係数値AAD
により、アタツク、デイケイの立上り、立下り時
間が決まる。そしてアタツクデイケイ係数メモリ
１３は１６の音源に対応したアタツク、デイケイ
の加算係数値AADを記憶するものである。 第１表はアタツクとデイケイにつき、係数値
AADの累算時間Ｔ（秒）の１例を示したものであ
る。
【表】
エンベロープ波形テーブル１４は５ビツトの累
算出力信号をアドレスとする32ワードのエンベロ
ープ波形を記憶している。第２表はその１例を示
す。
算出力信号をアドレスとする32ワードのエンベロ
ープ波形を記憶している。第２表はその１例を示
す。
【表】
【表】
この値は下式により求めたものである。エンベ
ロープ波形テーブル１４は32ワード、８ビツトの
固定メモリ（ROM）の場合、 Ｙ；ビツト数 Ｗ；ワード数（０〜31） この波形は第２図に示され、アタツク、デイケ
イ両波形に共用される。以上は累算器１１の出力
信号の上位５ビツトをアドレスとする32ワードで
示したが、さらに６ビツト以上とることにより量
子化ステツプ数を密にできる。 次にエンベロープ波形テーブル１４の内容を排
他的（EX）OR回路２２に入れ、信号Ｃ１によ
りアタツク波形32ワード終了後、信号Ｃ１が次の
サイクルの初期値より高レベルになると、エンベ
ロープ波形テーブル１４からのデータを反転させ
デイケイの波形を形成する。第３図ａはアタツク
とデイケイの波形の反転を示すもので、同図ｂの
信号Ｃ１はアタツクの終了を、同図ｃの信号Ｃ２
はデイケイの終了を示すこととなる。この場合、
エンベロープ波形テーブル１４の同じ内容をアタ
ツクとデイケイに共通の波形として使用する。次
にEX−OR回路２２の出力をＤ／Ａ変換器２３
を通してアナログ量に変換し、次のアナログマル
チプレクサ２４により時分割されたアナログデー
タを各チヤンネル毎に振り分け、サンプルホール
ド回路２５により1/16単位時間のアナログデータ
をホールドする。 以上は別出願によるエンベロープ発生回路のと
おりであるが、本考案では各チヤンネル毎のエン
ベロープの振幅値を変化できるようにするため、
アドレスカウンタ２０からのアドレスを入力し
てエンベロープ振幅値を読み出すエンベロープ振
幅値メモリ３１と、読み出した振幅値データを
アナログ変換するレベルＤ／Ａ変換器３２とを付
加し、レベルＤ／Ａ変換器３２からの時分割され
たアナログデータ 1′ を前述のエンベロープ発生
回路のＤ／Ａ変換器２３に入力し、対応する時分
割エンベロープ波形と乗算してレベル変化出力
を得るものである。 第４図は第１図における本考案の要部の詳細説
明図である。 同図において、EX−OR回路２２からのエン
ベロープ波形の８ビツトデータをエンベロープ
Ｄ／Ａ変換器２３でアナログデータに変換し、
演算増幅器を介して16チヤンネルのアナログマル
チプレクサ２４に入れ、各チヤンネルCH１〜
CH１６に振り分けて出力することは、第１図で
前述したとおりである。本考案の場合、エンベロ
ープＤ／Ａ変換器２３としてとくに乗算形Ｄ／Ａ
変換器が用いられ、EX−OR回路２２からの８
ビツトデータ入力に対し、チヤンネル対応に
REF（参照）端子からのレベル情報（係数）を乗
算させることにより、そのアナログ出力にレベル
変化をもたせるようにしたものである。 このレベル情報を与えるため、エンベロープ振
幅値メモリ３１に各チヤンネルに対応した８ビツ
トのレベル情報を記憶させておき、第１図の（チ
ヤンネル）アドレスカウンタ２０からのアドレス
により読み出す。このアドレスはアナログマル
チプレクサ２４に与えられるアドレスが分岐して
与えられている。このエンベロープ振幅値メモリ
３１から出力したレベル情報はレベルＤ／Ａ変
換器３２によりアナログ信号に変換し、演算増幅
器を介してアナログレベル情報 1′ を前述のエン
ベロープＤ／Ａ変換器２３のREF端子に入力し、
エンベロープ波形データに対しチヤンネル対応の
乗算を行なう。たとえばエンベロープＤ／Ａ変換
器２３の時分割の第１チヤンネルCH１のエンベ
ロープ波形データにエンベロープ振幅値メモリ３
１からの１番地のレベル情報を乗算し、次に第２
チヤンネルCH２のエンベロープ波形データに２
番地のレベル情報を乗算するというように、全チ
ヤンネルにつき同様の動作を行ない、その出力信
号のレベル変化を行なうものである。 実施例では、エンベロープ振幅値メモリ３１に
８ビツトのレベル情報を記憶させているので、最
大データは“11111111”であり、10進では255で
ある。従つて１ステツプは１／255であり、レベ
ル比Ｒは次式で与えられる。 Ｒ＝20ogＸ／255 ここでＸ；ステツプ数（０≦Ｘ≦255） レベルの最大値を0dBとすると、１ステツプダ
ウンではＸ＝254であり、Ｒ＝−0.034dBダウン
となる。 3dBダウンさせるためには、Ｒ＝−3dBである
からＸ＝181ステツプとればよいことになる。 以上説明したように、本考案によれば、前述の
提案のエンベロープ発生装置から各チヤンネル毎
のエンベロープ波形を時分割で出力し、各チヤン
ネル毎の所望のエンベロープ振幅値をエンベロー
プ振幅値記憶回路に記憶し、該エンベロープ振幅
値をＤ／Ａ変換器でアナログ量に変換し、前記エ
ンベロープ波形を乗算形Ｄ／Ａ変換器に入れて前
記Ｄ／Ａ変換器の出力信号に比例するアナログ量
に変換するものである。これにより各チヤンネル
毎にエンベロープ波形の振幅値を変化したものが
得られ、従来の各チヤンネルが同レベルであるも
のに比べ変化に富んだ趣きのある楽音を出力する
ことが可能となる。
ロープ波形テーブル１４は32ワード、８ビツトの
固定メモリ（ROM）の場合、 Ｙ；ビツト数 Ｗ；ワード数（０〜31） この波形は第２図に示され、アタツク、デイケ
イ両波形に共用される。以上は累算器１１の出力
信号の上位５ビツトをアドレスとする32ワードで
示したが、さらに６ビツト以上とることにより量
子化ステツプ数を密にできる。 次にエンベロープ波形テーブル１４の内容を排
他的（EX）OR回路２２に入れ、信号Ｃ１によ
りアタツク波形32ワード終了後、信号Ｃ１が次の
サイクルの初期値より高レベルになると、エンベ
ロープ波形テーブル１４からのデータを反転させ
デイケイの波形を形成する。第３図ａはアタツク
とデイケイの波形の反転を示すもので、同図ｂの
信号Ｃ１はアタツクの終了を、同図ｃの信号Ｃ２
はデイケイの終了を示すこととなる。この場合、
エンベロープ波形テーブル１４の同じ内容をアタ
ツクとデイケイに共通の波形として使用する。次
にEX−OR回路２２の出力をＤ／Ａ変換器２３
を通してアナログ量に変換し、次のアナログマル
チプレクサ２４により時分割されたアナログデー
タを各チヤンネル毎に振り分け、サンプルホール
ド回路２５により1/16単位時間のアナログデータ
をホールドする。 以上は別出願によるエンベロープ発生回路のと
おりであるが、本考案では各チヤンネル毎のエン
ベロープの振幅値を変化できるようにするため、
アドレスカウンタ２０からのアドレスを入力し
てエンベロープ振幅値を読み出すエンベロープ振
幅値メモリ３１と、読み出した振幅値データを
アナログ変換するレベルＤ／Ａ変換器３２とを付
加し、レベルＤ／Ａ変換器３２からの時分割され
たアナログデータ 1′ を前述のエンベロープ発生
回路のＤ／Ａ変換器２３に入力し、対応する時分
割エンベロープ波形と乗算してレベル変化出力
を得るものである。 第４図は第１図における本考案の要部の詳細説
明図である。 同図において、EX−OR回路２２からのエン
ベロープ波形の８ビツトデータをエンベロープ
Ｄ／Ａ変換器２３でアナログデータに変換し、
演算増幅器を介して16チヤンネルのアナログマル
チプレクサ２４に入れ、各チヤンネルCH１〜
CH１６に振り分けて出力することは、第１図で
前述したとおりである。本考案の場合、エンベロ
ープＤ／Ａ変換器２３としてとくに乗算形Ｄ／Ａ
変換器が用いられ、EX−OR回路２２からの８
ビツトデータ入力に対し、チヤンネル対応に
REF（参照）端子からのレベル情報（係数）を乗
算させることにより、そのアナログ出力にレベル
変化をもたせるようにしたものである。 このレベル情報を与えるため、エンベロープ振
幅値メモリ３１に各チヤンネルに対応した８ビツ
トのレベル情報を記憶させておき、第１図の（チ
ヤンネル）アドレスカウンタ２０からのアドレス
により読み出す。このアドレスはアナログマル
チプレクサ２４に与えられるアドレスが分岐して
与えられている。このエンベロープ振幅値メモリ
３１から出力したレベル情報はレベルＤ／Ａ変
換器３２によりアナログ信号に変換し、演算増幅
器を介してアナログレベル情報 1′ を前述のエン
ベロープＤ／Ａ変換器２３のREF端子に入力し、
エンベロープ波形データに対しチヤンネル対応の
乗算を行なう。たとえばエンベロープＤ／Ａ変換
器２３の時分割の第１チヤンネルCH１のエンベ
ロープ波形データにエンベロープ振幅値メモリ３
１からの１番地のレベル情報を乗算し、次に第２
チヤンネルCH２のエンベロープ波形データに２
番地のレベル情報を乗算するというように、全チ
ヤンネルにつき同様の動作を行ない、その出力信
号のレベル変化を行なうものである。 実施例では、エンベロープ振幅値メモリ３１に
８ビツトのレベル情報を記憶させているので、最
大データは“11111111”であり、10進では255で
ある。従つて１ステツプは１／255であり、レベ
ル比Ｒは次式で与えられる。 Ｒ＝20ogＸ／255 ここでＸ；ステツプ数（０≦Ｘ≦255） レベルの最大値を0dBとすると、１ステツプダ
ウンではＸ＝254であり、Ｒ＝−0.034dBダウン
となる。 3dBダウンさせるためには、Ｒ＝−3dBである
からＸ＝181ステツプとればよいことになる。 以上説明したように、本考案によれば、前述の
提案のエンベロープ発生装置から各チヤンネル毎
のエンベロープ波形を時分割で出力し、各チヤン
ネル毎の所望のエンベロープ振幅値をエンベロー
プ振幅値記憶回路に記憶し、該エンベロープ振幅
値をＤ／Ａ変換器でアナログ量に変換し、前記エ
ンベロープ波形を乗算形Ｄ／Ａ変換器に入れて前
記Ｄ／Ａ変換器の出力信号に比例するアナログ量
に変換するものである。これにより各チヤンネル
毎にエンベロープ波形の振幅値を変化したものが
得られ、従来の各チヤンネルが同レベルであるも
のに比べ変化に富んだ趣きのある楽音を出力する
ことが可能となる。
第１図は本考案の実施例の構成を示す説明図、
第２図、第３図ａ〜ｃは本考案の実施例の動作説
明図、第４図は第１図の実施例の要部の詳細説明
図であり、図中、１１は累算器、１３はアタツク
デイケイ係数メモリ、１４はエンベロープ波形テ
ーブル、１５，１６はOR回路、１７はエンベロ
ープ制御回路、１９はタイミングクロツク発生回
路、２０はアドレスカウンタ、２１はチヤンネル
デコーダ、２２はEX−OR回路、２３はＤ／Ａ
変換器、２４はアナログマルチプレクサ、２５は
サンプルホールド回路、３１はエンベロープ振幅
値メモリ、３２はレベルＤ／Ａ変換器を示す。
第２図、第３図ａ〜ｃは本考案の実施例の動作説
明図、第４図は第１図の実施例の要部の詳細説明
図であり、図中、１１は累算器、１３はアタツク
デイケイ係数メモリ、１４はエンベロープ波形テ
ーブル、１５，１６はOR回路、１７はエンベロ
ープ制御回路、１９はタイミングクロツク発生回
路、２０はアドレスカウンタ、２１はチヤンネル
デコーダ、２２はEX−OR回路、２３はＤ／Ａ
変換器、２４はアナログマルチプレクサ、２５は
サンプルホールド回路、３１はエンベロープ振幅
値メモリ、３２はレベルＤ／Ａ変換器を示す。
Claims (1)
- 【実用新案登録請求の範囲】 タイミングパルスを発生するタイミング発生回
路１９と、 該タイミング発生回路で駆動されるアドレスカ
ウンタ２０と、 該アドレスカウンタのアドレスパルスによつ
て、アタツク・デイケイ時間を制御する係数が読
出されるアタツク・デイケイ係数メモリ１３と、 該アタツク・デイケイ係数メモリ１３からのア
タツク・デイケイ係数と記憶回路からの読出し値
とを加算する加算器と該加算結果を記憶し再び加
算回路に読出す上記記憶回路とより成り、前記タ
イミング発生回路のタイミングパルスと前記アド
レスカウンタのアドレスパルスとに応じ、前記加
算器から前記アタツク・デイケイ係数の累算出力
信号を出力するとともに累算出力が所定値になつ
たことを検知してアタツク・デイケイの各終了信
号を出力する累算器１１と、 外部からのアタツク信号と前記累算器１１から
のアタツク・デイケイの各終了信号とにより累算
器に与える係数をアタツクの時はアタツク係数と
し、デイケイの時はデイケイ係数とするエンベロ
ープ制御回路１７と、 対数曲線を持つエンベロープ波形の振幅を記憶
し前記累算出力信号により読出すエンベロープ波
形テーブル１４および該エンベロープ波形テーブ
ルの出力信号を反転または非反転するEX−OR
回路２２と、 該EX−OR回路２２の出力信号をアナログ波
形に変換するＤ／Ａ変換器２３と、 前記アドレスカウンタ２０の出力信号を用いて
各チヤンネルに対応する時分割多重化信号を出力
するチヤンネルデコーダ２１と、 前記Ｄ／Ａ変換器のアナログ出力を対応するチ
ヤンネル毎に時分割し、振分けるアナログマルチ
プレクサ２４と、 各チヤンネル毎の振幅値を独立して制御するた
めの振幅値を記憶し時分割で読出されるエンベロ
ープ振幅値メモリ３１と該エンベロープ振幅値メ
モリ出力をＤ／Ａ変換して前記エンベロープ波形
Ｄ／Ａ変換器２３に入力してエンベロープＤ／Ａ
変換器２３の出力のレベルを制御するレベルＤ／
Ａ変換器３２とを具備し、 前記累算器を上記時分割多重化信号を用いて各
チヤンネルで時分割動作させるとともに前記累算
器からのアドレスで各チヤンネルのアタツク対応
のエンベロープ波形を形成した後、累算器１１か
らのデイケイ期間出力信号により前記アタツク・
デイケイ係数メモリ１３の読出しをデイケイ係数
とするとともに前記エンベロープ波形テーブル１
４からのエンベロープ波形データを上記EX−
OR回路２２で反転させてデイケイ波形を形成
し、かつ、前記累算器１１からのデイケイ終了信
号によりエンベロープ制御回路１７は累算を終了
させることによりエンベロープ波形の全てを形成
し、 その後対応するチヤンネル毎に、前記アドレス
カウンタ２０の出力信号から、前記チヤンネルデ
コーダ２１の各チヤンネルの時分割多重化信号を
得て、前記アナログマルチプレクサ２４により時
分割して振分け出力するとともに、前記エンベロ
ープ振幅値メモリ３１からの出力信号をレベル
Ｄ／Ａ変換器３２によりレベル変換しエンベロー
プＤ／Ａ変換器２３の出力レベルを制御するよう
にしたことを特徴とする電子楽器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986135220U JPS6328476Y2 (ja) | 1986-09-03 | 1986-09-03 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986135220U JPS6328476Y2 (ja) | 1986-09-03 | 1986-09-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6251392U JPS6251392U (ja) | 1987-03-30 |
| JPS6328476Y2 true JPS6328476Y2 (ja) | 1988-08-01 |
Family
ID=31037198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986135220U Expired JPS6328476Y2 (ja) | 1986-09-03 | 1986-09-03 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6328476Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350723A (en) * | 1976-10-19 | 1978-05-09 | Nippon Gakki Seizo Kk | Electronic musical instrument |
| JPS6042954B2 (ja) * | 1976-12-29 | 1985-09-25 | ヤマハ株式会社 | 電子楽器 |
-
1986
- 1986-09-03 JP JP1986135220U patent/JPS6328476Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6251392U (ja) | 1987-03-30 |
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