JPS63288332A - プロダクシヨンシステム - Google Patents
プロダクシヨンシステムInfo
- Publication number
- JPS63288332A JPS63288332A JP62123508A JP12350887A JPS63288332A JP S63288332 A JPS63288332 A JP S63288332A JP 62123508 A JP62123508 A JP 62123508A JP 12350887 A JP12350887 A JP 12350887A JP S63288332 A JPS63288332 A JP S63288332A
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- JP
- Japan
- Prior art keywords
- function
- rule
- functions
- conflict
- slave processor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 230000006870 function Effects 0.000 claims description 58
- 230000003936 working memory Effects 0.000 claims description 16
- 230000006386 memory function Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000012905 input function Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000002860 competitive effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
Landscapes
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロダクションシステムに関するものである。
ブｏｙクシｇンシステムは、コンピューターニ知ｍ情報
処理をさせるための一手法である。
処理をさせるための一手法である。
従来の技術の場合のプロダクションシステムの構成、お
よび、その動作を第４図に基づき説明する。
よび、その動作を第４図に基づき説明する。
図中の番号１７は制御機能により制御されるプログクシ
９ンシステム全体を模式的に示す、ｌまた１８は、シス
テムの制御情報等を記憶するワーキングメモリー機能を
、また１９は、一般には「もし〜ならば〜を実行せよ、
」と言う形で表現されるルールメモリー機能を表す。ま
た２０はワーキングメモリー中のデータと、ルールメモ
リー中のルールから実行可能なルールの集合（以下この
集合を競合集合と言う。）を作り出す競合集合生成機能
を表す。２１はその競合集合中から実行すべき唯一のル
ールを選択する競合解消機能を表す。
９ンシステム全体を模式的に示す、ｌまた１８は、シス
テムの制御情報等を記憶するワーキングメモリー機能を
、また１９は、一般には「もし〜ならば〜を実行せよ、
」と言う形で表現されるルールメモリー機能を表す。ま
た２０はワーキングメモリー中のデータと、ルールメモ
リー中のルールから実行可能なルールの集合（以下この
集合を競合集合と言う。）を作り出す競合集合生成機能
を表す。２１はその競合集合中から実行すべき唯一のル
ールを選択する競合解消機能を表す。
２２は、その選択されたルールを現実に実行するルール
実行機能を表す。また、２３はマン・マシンインターフ
ェイス機能を表す。２０．２１．２２．２３は一括して
推論エンジンと呼ばれる。
実行機能を表す。また、２３はマン・マシンインターフ
ェイス機能を表す。２０．２１．２２．２３は一括して
推論エンジンと呼ばれる。
このシステムの動作は一般にｒｍｍ−実行サイクル」と
呼ばれるものを通して行なわれる。より具体的にはこれ
は次の四つの動作の繰り返しである。
呼ばれるものを通して行なわれる。より具体的にはこれ
は次の四つの動作の繰り返しである。
１）、ワーキングメモリー中の個々の内容（以下これを
ＷＭＥと書く。）とルールとを照合し、実行可能なルー
ルとＷＭＥの組の集合（以下これを競合集合と古く。）
をつ（る。
ＷＭＥと書く。）とルールとを照合し、実行可能なルー
ルとＷＭＥの組の集合（以下これを競合集合と古く。）
をつ（る。
２）、競合集合の中から実際に実行すべきルールとＷＭ
Ｅの組を選択する。（以下この動作を競合解消と書く。
Ｅの組を選択する。（以下この動作を競合解消と書く。
）
３）、２）で選択されたルールの実行部を実行する。
４）、１）へもどる。
この繰り返しは１）の競合集合が空になるか、あるいは
３）において陽に停止命令があるまで繰り返される。
３）において陽に停止命令があるまで繰り返される。
この繰り返しの内、システムの効率に最も影響を与える
のは、１）の競合集合を作成する部分である。何の工夫
もなされない場合、全実行時間の８〜９割以上がそのた
めに消費される。
のは、１）の競合集合を作成する部分である。何の工夫
もなされない場合、全実行時間の８〜９割以上がそのた
めに消費される。
この部分がそのように大量の時間を消費するのはつまり
ルールの条件節とＷＭＥとの照合に時間がかかると言う
事である。
ルールの条件節とＷＭＥとの照合に時間がかかると言う
事である。
今、単純にこの照合を行なうとしてそのために必要とさ
れる全時間Ｔは、ルールの数をｒ１ルール中の平均条件
部数をＣ，ＷＭＥの数を凱一つのＷＭＥと一つの条件節
の平均照合時間をｔとすれば Ｔ、＝ １ ｘ ＣｘＷｘ ｔ で与えられる。
れる全時間Ｔは、ルールの数をｒ１ルール中の平均条件
部数をＣ，ＷＭＥの数を凱一つのＷＭＥと一つの条件節
の平均照合時間をｔとすれば Ｔ、＝ １ ｘ ＣｘＷｘ ｔ で与えられる。
この時間Ｔを短縮するために幾つかの高速化手法が用い
られている。
られている。
例えばＲＥＴＥアルゴリズムは条件節やＷＭＥの冗長性
や類似性に注目し、照合動作の回数を減少させる。
や類似性に注目し、照合動作の回数を減少させる。
しかし、システムが１！雑、巨大化するとともにこれら
のアルゴリズムの有効性も実用的な意味において減少し
てしまう。
のアルゴリズムの有効性も実用的な意味において減少し
てしまう。
本発明が解決しようとする８Ｍ点は、従前のプロダクシ
ョンシステムにおいて、競合集合の作成に多大な時間が
消費され、それがプロダクイ、ンシステムの実行効率を
低下させてしまうと言う事であり、またその目的とする
事は、より効率良（動作し、かつ、種々の大きさのシス
テムに遠心でき、また拡張が容易であり、またマイクロ
プロセ本発明は Ａ） 少なくとも ａ） ルールメモリー機能、 ｂ） ワーキングメそり一機能、 Ｃ） 競合集合生成機能、 ｃｌ） Ｍ合解消Ｑ能、 ｅ） 少なくとも１組の入出力機能、 ｆ） 上記ａ）からｅ）の機能の動作を制御する動作制
御機能、 の機能を持つ複数のスレーブプロセッサエレメントをそ
の構成に含み Ｂ） かつ、少なくとも ｇ） ルールメモリー機能、 ｈ） ワーキングメモリー機能、 ｉ） ルール実行機能、 ｊ） 少なくとも１組の入出力機能、 ｈ） マン・マシンインターフェイス機能、１） 上
記ｇ）からｈ）寥での機能の動作を制御する動作制御機
能、 の機能を持つマスタープロセッサーをその構成中に含む
事を特徴とするプロダクシタンシステムである。
ョンシステムにおいて、競合集合の作成に多大な時間が
消費され、それがプロダクイ、ンシステムの実行効率を
低下させてしまうと言う事であり、またその目的とする
事は、より効率良（動作し、かつ、種々の大きさのシス
テムに遠心でき、また拡張が容易であり、またマイクロ
プロセ本発明は Ａ） 少なくとも ａ） ルールメモリー機能、 ｂ） ワーキングメそり一機能、 Ｃ） 競合集合生成機能、 ｃｌ） Ｍ合解消Ｑ能、 ｅ） 少なくとも１組の入出力機能、 ｆ） 上記ａ）からｅ）の機能の動作を制御する動作制
御機能、 の機能を持つ複数のスレーブプロセッサエレメントをそ
の構成に含み Ｂ） かつ、少なくとも ｇ） ルールメモリー機能、 ｈ） ワーキングメモリー機能、 ｉ） ルール実行機能、 ｊ） 少なくとも１組の入出力機能、 ｈ） マン・マシンインターフェイス機能、１） 上
記ｇ）からｈ）寥での機能の動作を制御する動作制御機
能、 の機能を持つマスタープロセッサーをその構成中に含む
事を特徴とするプロダクシタンシステムである。
以下に本発明の一実施例を模式的に示した第１図、第２
図、第３図に基づき、本発明の詳細な説明する。
図、第３図に基づき、本発明の詳細な説明する。
第１図は本発明によるプロダクシＲンシステムの概念図
である。図中番号１はスレーブプロセッサ群を、２はマ
スタープロセッサを示す。それらは各々が持つ通信機能
によりリング状に結合される。
である。図中番号１はスレーブプロセッサ群を、２はマ
スタープロセッサを示す。それらは各々が持つ通信機能
によりリング状に結合される。
第２図はスレーブプロセッサの機能の概念図である。図
中番号３はスレーブプロセッサの制御機能の範囲を示し
、４は入力機能部、５は出力機能部、６はワーキングメ
モリー機能部を、７はルールメモリー機能部を、 ８は
競合集合生成機能部を、９は競合解消機能部を示す。
中番号３はスレーブプロセッサの制御機能の範囲を示し
、４は入力機能部、５は出力機能部、６はワーキングメ
モリー機能部を、７はルールメモリー機能部を、 ８は
競合集合生成機能部を、９は競合解消機能部を示す。
第３図はマスタープロセッサの機能の概念図である。図
中番号１０はマスタープロセッサの制御機能の範囲を示
し、１１は入力機能部を、１２はルール実行機能部を、
１３は出力機能部を、１４はワーキングメモリー機能部
を、１５はルールメモ’） ｍ 能部を、１６はマン
・マシンイノターフェイス機能部を示す。
中番号１０はマスタープロセッサの制御機能の範囲を示
し、１１は入力機能部を、１２はルール実行機能部を、
１３は出力機能部を、１４はワーキングメモリー機能部
を、１５はルールメモ’） ｍ 能部を、１６はマン
・マシンイノターフェイス機能部を示す。
これらの図を用いてこの本発明の一実施例の模式的なブ
ロダクシ、ンシステムの動作を、各動作ステップを追っ
て詳細に説明する。
ロダクシ、ンシステムの動作を、各動作ステップを追っ
て詳細に説明する。
１、まず、マスタープロセッサに全ルールと全ワーキン
グメモリーの初期値を与える。
グメモリーの初期値を与える。
２、マスタープロセッサはその全ルールをその通信機能
部を介して全スレーブプロセッサへ均等に割り当てる。
部を介して全スレーブプロセッサへ均等に割り当てる。
ここで均等であると言う事の内容は単に同じ数のルール
を割り当てると言う事ではなく、そのルールの複雑さ等
をも考慮すべきである。
を割り当てると言う事ではなく、そのルールの複雑さ等
をも考慮すべきである。
３、マスクプロセッサはワーキングメモリーの内容を順
次スレーブプロセッサへ送ｉする。
次スレーブプロセッサへ送ｉする。
４、スレーブプロセッサは受信したワーキングメモリー
の内容を次のスレーブプロセッサへ送信すると同時に自
らの内部へも取り込む。
の内容を次のスレーブプロセッサへ送信すると同時に自
らの内部へも取り込む。
５、スレーブプロセッサは取り込んだワーキングメモリ
ーの内容と自らが割り当てられたルールとの間で競合集
合を作成する。ここで注意すべきは全体のシステムの大
きさにかかわらず、スレーブプロセッサが作成すべき競
合集合の大きさはそれに割り当てられたルール数のみに
依存すると言う事である。つまり、システムが大きくな
るにつれてスレーブプロセッサの数を増せば小さなシス
テムと同等の効率を持ち得ると言う事である。
ーの内容と自らが割り当てられたルールとの間で競合集
合を作成する。ここで注意すべきは全体のシステムの大
きさにかかわらず、スレーブプロセッサが作成すべき競
合集合の大きさはそれに割り当てられたルール数のみに
依存すると言う事である。つまり、システムが大きくな
るにつれてスレーブプロセッサの数を増せば小さなシス
テムと同等の効率を持ち得ると言う事である。
６、スレーブプロセッサは自分より一つ前のスレーブプ
ロセッサが送信した競合解消の情報を受信する。
ロセッサが送信した競合解消の情報を受信する。
７、スレーブプロセッサは、５で作成した競合集合と、
６で受信した自分より一つ前までの競合解消の結果につ
いて競合解消を行なう。
６で受信した自分より一つ前までの競合解消の結果につ
いて競合解消を行なう。
８、スレーブプロセッサは、７で行なった競合解消の結
果を自分の次のスレーブプロセッサへ送信する。ここで
注意すべきは、もしもこのスレーブプロセッサがマスタ
ープロセッサの一つ前のプロセッサであれば、ここで送
信される競合解消の結果は、全ルールについての競合解
消の結果であると言う事である。
果を自分の次のスレーブプロセッサへ送信する。ここで
注意すべきは、もしもこのスレーブプロセッサがマスタ
ープロセッサの一つ前のプロセッサであれば、ここで送
信される競合解消の結果は、全ルールについての競合解
消の結果であると言う事である。
９、マスタープロセッサはその一つ前のスレーブプロセ
ッサから送られてきた競合解消の情報に基づき、そのル
ールを実行する。
ッサから送られてきた競合解消の情報に基づき、そのル
ールを実行する。
１０、 マスタープロセッサは９のルール実行の結果に
基づき、もし必要であるならばスレーブプロセッサ群の
ルールを再配置する。
基づき、もし必要であるならばスレーブプロセッサ群の
ルールを再配置する。
１１、 マスタープロセッサは９のルール実行の結果に
基づき、ワーキングメモリーの内容修正等のデータを送
信する。
基づき、ワーキングメモリーの内容修正等のデータを送
信する。
１２、 スレーブプロセッサ群は、１１の情報に基づき
、必要があるならば自らの競合集合を更新する。
、必要があるならば自らの競合集合を更新する。
１３、 ６へもどる。
以上に例示したように、本発明によるプログクシ８ンシ
ステムにおいては、従来のプロダクシ９ンシステムのよ
うに、ルールや、ワーキングメモリーの内容が、静的に
配置される事はない。むしろ、それらが動的にシステム
の内を循環する事によりシステムの負荷が分散され、推
論が実行されて行く。
ステムにおいては、従来のプロダクシ９ンシステムのよ
うに、ルールや、ワーキングメモリーの内容が、静的に
配置される事はない。むしろ、それらが動的にシステム
の内を循環する事によりシステムの負荷が分散され、推
論が実行されて行く。
以上に説明してきたように、本発明によれば従前のプロ
ダクションシステムにおいて問題であった競合集合の作
成に要する多量の照合操作が各スレーブプロセッサに分
散され、かつそれが直列、並列に実行される。そのため
高効率のプロダクションシステムを実現する事ができる
。
ダクションシステムにおいて問題であった競合集合の作
成に要する多量の照合操作が各スレーブプロセッサに分
散され、かつそれが直列、並列に実行される。そのため
高効率のプロダクションシステムを実現する事ができる
。
また、各スレーブプロセッサの機能は全て同等であるた
め、マイクロプロセッサ等を用いて容易に大量に作製で
きる。また本システムの動作においてスレーブプロセッ
サの数は本質的に全（影響を与えない。従って、目的の
システムの大きさによりスレーブプロセッサの数と言う
形で非常に容易にシステムの能力を増大し得る。また、
完成したシステムについても同様の方法により容易にそ
の能力を拡張できる。
め、マイクロプロセッサ等を用いて容易に大量に作製で
きる。また本システムの動作においてスレーブプロセッ
サの数は本質的に全（影響を与えない。従って、目的の
システムの大きさによりスレーブプロセッサの数と言う
形で非常に容易にシステムの能力を増大し得る。また、
完成したシステムについても同様の方法により容易にそ
の能力を拡張できる。
このように本発明によるプロダクションシステムは従来
のシステムに比較して、非常に高効率であり、また拡張
性に富み、またハードウェアとの適合性も高いものであ
る。
のシステムに比較して、非常に高効率であり、また拡張
性に富み、またハードウェアとの適合性も高いものであ
る。
第１図は本発明によるプロダクションシステムの全体の
構成についての模式図である。図中番号１はその入出力
機能を介して直列に接続されたスレーブプロセッサエレ
メント群を示す。また２はマスクプロセッサを示す。 第２図は１個のスレーブプロセッサエレメントの内部の
機能のブロック構成を模式的に示す図。 図中番号３は、スレーブプロセッサの制御機能の範囲を
示し、４は入力機能部、５は出力機能部、６はワーキン
グメモリーｍ能部、７はルールメモリー機能部、８は競
合集合生成機能部、９は競合解消機能部をそれぞれ示す
。 第３図はマスタープロセッサの機能のブロック構成を模
式的に示す図１図中番号１０はマスタープロセッサの制
御機能の範囲を示し、１１は入力機能部、１２はルール
実行機能部、１３は出力機能部、１４はワーキングメモ
リー機能部、１５はルールメモリー機能部、１６はマン
書マシンインターフェイス機能部をそれぞれ示す。 第４図は、従来のプログクシ９ンシステムの機能のブロ
ック構成を模式的に示す図０図中番号１７は制御機能に
より制御される範囲を示し、１８はワーキングメモリー
、機能部、１９はルールメモリー機能部、２０は競合集
合生成機能部、２１は競合解消機能部、２２はルール実
行機能部、２８はマ／ＩＩマシンインターフユイス機能
部をそれぞれ示す。 以 上
構成についての模式図である。図中番号１はその入出力
機能を介して直列に接続されたスレーブプロセッサエレ
メント群を示す。また２はマスクプロセッサを示す。 第２図は１個のスレーブプロセッサエレメントの内部の
機能のブロック構成を模式的に示す図。 図中番号３は、スレーブプロセッサの制御機能の範囲を
示し、４は入力機能部、５は出力機能部、６はワーキン
グメモリーｍ能部、７はルールメモリー機能部、８は競
合集合生成機能部、９は競合解消機能部をそれぞれ示す
。 第３図はマスタープロセッサの機能のブロック構成を模
式的に示す図１図中番号１０はマスタープロセッサの制
御機能の範囲を示し、１１は入力機能部、１２はルール
実行機能部、１３は出力機能部、１４はワーキングメモ
リー機能部、１５はルールメモリー機能部、１６はマン
書マシンインターフェイス機能部をそれぞれ示す。 第４図は、従来のプログクシ９ンシステムの機能のブロ
ック構成を模式的に示す図０図中番号１７は制御機能に
より制御される範囲を示し、１８はワーキングメモリー
、機能部、１９はルールメモリー機能部、２０は競合集
合生成機能部、２１は競合解消機能部、２２はルール実
行機能部、２８はマ／ＩＩマシンインターフユイス機能
部をそれぞれ示す。 以 上
Claims (1)
- 【特許請求の範囲】 Ａ 少なくとも ａ）ルールメモリー機能、 ｂ）ワーキングメモリー機能、 ｃ）競合集合生成機能、 ｄ）競合解消機能、 ｅ）少なくとも１組の入出力機能、 ｆ）上記ａ）からｅ）の機能の動作を制御 する動作制御機能、 の機能を持つ、複数のスレーブプロセッサーエレメント
をその構成に含み、 Ｂ かつ、少なくとも ｇ）ルールメモリー機能、 ｈ）ワーキングメモリー機能、 ｉ）ルール実行機能、 ｊ）少なくとも１組の入出力機能、 ｋ）マン・マシンインターフェイス機能、 ｌ）上記ｇ）からｈ）の機能の動作を制御 する動作制御機能、 の機能を持つマスタープロセッサーを、その構成中に含
む事を特徴とするプロダクションシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123508A JPS63288332A (ja) | 1987-05-20 | 1987-05-20 | プロダクシヨンシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123508A JPS63288332A (ja) | 1987-05-20 | 1987-05-20 | プロダクシヨンシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63288332A true JPS63288332A (ja) | 1988-11-25 |
Family
ID=14862351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62123508A Pending JPS63288332A (ja) | 1987-05-20 | 1987-05-20 | プロダクシヨンシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63288332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02232730A (ja) * | 1989-03-07 | 1990-09-14 | Agency Of Ind Science & Technol | 推論制御装置 |
-
1987
- 1987-05-20 JP JP62123508A patent/JPS63288332A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02232730A (ja) * | 1989-03-07 | 1990-09-14 | Agency Of Ind Science & Technol | 推論制御装置 |
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