JPS63290077A - Field discrimination circuit - Google Patents
Field discrimination circuitInfo
- Publication number
- JPS63290077A JPS63290077A JP12490487A JP12490487A JPS63290077A JP S63290077 A JPS63290077 A JP S63290077A JP 12490487 A JP12490487 A JP 12490487A JP 12490487 A JP12490487 A JP 12490487A JP S63290077 A JPS63290077 A JP S63290077A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization signal
- signal
- circuit
- field
- horizontal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002131 composite material Substances 0.000 claims description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000012850 discrimination method Methods 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＴＶカメラ、１７画像入力装置等において、
インターレース動作を行なわせる場合に必要となるフィ
ールド判別回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is applicable to TV cameras, 17 image input devices, etc.
The present invention relates to a field discrimination circuit that is necessary when performing an interlace operation.
従来の技術におけるフィールド判別回路は、垂直同期信
号前後に存在する等化パルスに着目してフィールド判別
を行なっている。Field discrimination circuits in the prior art perform field discrimination by focusing on equalization pulses that exist before and after a vertical synchronization signal.
例えば、特公昭６１−５４７７６においては、垂直同期
信号前方等化パルスの個数が、奇数、偶数フィールドに
よって異なることに着目して、該等化パルスの個数をカ
ウントシ、カウントされた値が、７である場合は、奇数
フィールドの始まりであり、カウントされた値が８であ
る場合は、偶数フィールドの始まりであると判別する。For example, in Japanese Patent Publication No. 61-54776, focusing on the fact that the number of vertical synchronization signal forward equalization pulses differs depending on odd and even fields, the number of equalization pulses is counted, and the counted value is 7. If so, it is determined that it is the beginning of an odd field, and if the counted value is 8, it is determined that it is the beginning of an even field.
又、特公昭５４−２９２２４においては、論理回路によ
って正確に垂直同期信号を検出し、垂直同期信号後の等
化パルスの最後のパルスから、ＩＨ未膚の期間中に、水
平同期信号が存在するか否かを検出することによって、
フィールド判別を行なっている。In addition, in Japanese Patent Publication No. 54-29224, the vertical synchronizing signal is accurately detected by a logic circuit, and the horizontal synchronizing signal is present during the IH period from the last pulse of the equalization pulse after the vertical synchronizing signal. By detecting whether
Performing field discrimination.
従来の技術においては、垂直同期信号前後に存在する等
化パルスに着目してフィールド判別を行なっている。従
って、複合同期信号の中から、等化パルスを抜き取る回
路が必要となり、回路構成が複雑になり、部品コストが
高（なり、回路設計の負荷が重くなる。In the conventional technology, field discrimination is performed by focusing on equalization pulses that exist before and after a vertical synchronization signal. Therefore, a circuit for extracting the equalization pulse from the composite synchronization signal is required, which complicates the circuit configuration, increases component costs, and increases the load on circuit design.
本発明は、従来の技術のこの様な問題点に鑑みインター
レース駆動を行なうＴＶ信号受像機において、低コスト
で、簡易的なフィールド判別回路を提供することを目的
とする。SUMMARY OF THE INVENTION In view of the above-mentioned problems of the prior art, it is an object of the present invention to provide a low-cost and simple field discrimination circuit for a TV signal receiver that performs interlaced drive.
本発明は、上記目的を達成するために、ａ）奇数フィー
ルドと偶数フィールドとに分割して、映像信号が伝送さ
れるインターレース方式映像信号の画像表示において、
ｂ）複合同期信号中の水平同期信号と位相が同期してい
る水平同期信号ｆＨを出力する水平同期ＰＬＬ回路
Ｃ）複合同期信号から、垂直同期信号部分を抽出して、
垂直同期信号Ｖしとて出力する垂直同期信号発生回路
ｄ）前記水平同期信号ｆＨの信号レベルを、前記垂直同
期信号Ｖのタイミングで判定することによって、フィー
ルド判別を行なうフリップフロップ回路で構成されるフ
ィールド判別回路を提供する。In order to achieve the above object, the present invention provides: a) an image display of an interlaced video signal in which the video signal is transmitted by dividing it into an odd field and an even field, and b) a horizontal synchronization signal in a composite synchronization signal. A horizontal synchronization PLL circuit that outputs a horizontal synchronization signal fH whose phase is synchronized with C) Extract the vertical synchronization signal part from the composite synchronization signal,
d) A vertical synchronizing signal generation circuit that outputs a vertical synchronizing signal V. d) A flip-flop circuit that performs field discrimination by determining the signal level of the horizontal synchronizing signal fH at the timing of the vertical synchronizing signal V. Provides a field discrimination circuit.
本発明の回路構成による回路動作について、以下に説明
する。The circuit operation according to the circuit configuration of the present invention will be explained below.
水平同期ＰＬＬ回路から出力される水平同期信号ｆＨは
、水平同期信号に対して位相が同期しているが、垂直同
期信号の前後に存在する等化パルスの個数が、奇数フィ
ールドと偶数フィールドにおいて異なる為、垂直同期信
号に対する水平同期信号ｆＨの位相は、奇数フィールド
と偶数フィールドによって、半周期具なる。即ち、垂直
同期信号のタイミングで、水平同期信号ｆＨの信号レベ
ルを判別すると、奇数フィールドと偶数フィールドによ
って、信号レベルが反転する為、フィールド判別を行な
うことが可能となる。従って、フリップフロップにより
、垂直同期信号のタイミングで、水平同期信号ｆＨの信
号レベルを判別するという簡単な回路構成により、フィ
ールド判別を行なうことが可能となる。The horizontal synchronization signal fH output from the horizontal synchronization PLL circuit is synchronized in phase with the horizontal synchronization signal, but the number of equalization pulses that exist before and after the vertical synchronization signal is different between odd and even fields. Therefore, the phase of the horizontal synchronization signal fH with respect to the vertical synchronization signal becomes a half-period due to the odd and even fields. That is, when the signal level of the horizontal synchronizing signal fH is determined at the timing of the vertical synchronizing signal, the signal level is inverted depending on the odd field and even field, so field determination can be performed. Therefore, it is possible to perform field discrimination using a simple circuit configuration in which the signal level of the horizontal synchronization signal fH is determined using the flip-flop at the timing of the vertical synchronization signal.
本発明の構成による実施例を第１図に示す。 An embodiment according to the structure of the present invention is shown in FIG.
複合同期信号１０５が、水平同期ＰＬＬ回路１００に入
力され、水平同期ＰＬＬ回路１００から複合同期信号中
の水平同期信号と位相が同期している水平同期信号ｆＨ
１０３が出力される。又、垂直同期信号発生回路１０１
に、複合同期信号１０５が入力されて、垂直同期信号１
０４が生成される。そして、フリップフロップ１０２の
データ入力に、水平同期信号ｆＨ１０３が入力されて、
クロック入力に、垂直同期信号１０４が入力される。従
って、垂直同期信号１０４の立ち上がりのタイミングで
、水平同期信号ｆＨ１０３の信号レベルが、フリップフ
ロップ１０２のＱ出力に、出力される。そして、該Ｑ出
力が、フィールド判別信号１０Ｇとして出力される。The composite synchronization signal 105 is input to the horizontal synchronization PLL circuit 100, and from the horizontal synchronization PLL circuit 100, a horizontal synchronization signal fH whose phase is synchronized with the horizontal synchronization signal in the composite synchronization signal is output.
103 is output. Moreover, the vertical synchronization signal generation circuit 101
The composite synchronization signal 105 is input to the vertical synchronization signal 1.
04 is generated. Then, the horizontal synchronizing signal fH103 is input to the data input of the flip-flop 102,
A vertical synchronization signal 104 is input to the clock input. Therefore, at the rising timing of the vertical synchronization signal 104, the signal level of the horizontal synchronization signal fH103 is output to the Q output of the flip-flop 102. Then, the Q output is output as a field discrimination signal 10G.
第２図に、本発明の構成による回路のタイミングチャー
トを示す。本実施例は、水平同期信号ｆＨは、複合同期
信号中の水平同期信号と位相が同期して、デユーティ比
が５０％の場合である。本タイミングチャートが示す様
に、奇数フィールドの始まりにおいては、垂直同期信号
前方等化パルスの数が、６個であるが、偶数フィールド
の始まりにおいては、７個となる。ここで、水平同期信
号ｆ Ｈは、水平同期ＰＬＬ回路によって、複合同期信
号中の水平同期信号と、奇数、偶数フィールドにかかわ
らず位相が同期している為、奇数、偶数フィールドによ
る等化パルスの個数の違いによって、各フィールドにお
ける、垂直同期信号の立ち上がり時点での水平同期信号
ｆＨの信号レベルは、奇数、偶数フィールドで、反転す
ることになる。従って、奇数フィールドでは、フィール
ド判別信号はＨｉｇｈになり、偶数フィールドでは、Ｌ
ｏｗになり、フィールド判別される。FIG. 2 shows a timing chart of a circuit configured according to the present invention. In this embodiment, the horizontal synchronization signal fH is synchronized in phase with the horizontal synchronization signal in the composite synchronization signal, and the duty ratio is 50%. As shown in this timing chart, the number of vertical synchronization signal forward equalization pulses is six at the beginning of an odd field, but seven at the beginning of an even field. Here, the phase of the horizontal synchronization signal fH is synchronized with the horizontal synchronization signal in the composite synchronization signal by the horizontal synchronization PLL circuit regardless of whether the fields are odd or even. Due to the difference in the number, the signal level of the horizontal synchronizing signal fH at the rising edge of the vertical synchronizing signal in each field is inverted between odd and even fields. Therefore, in odd fields, the field discrimination signal is High, and in even fields, it is L.
ow, and the field is determined.
第３図に、垂直同期信号発生回路の実際の回路構成を示
す。複合同期信号１０５が、インバータ３００で反転し
た後、抵抗３０１．３０３、コンデンサ３０２．３０４
で構成される二重積分回路で積分され、シュミットトリ
ガ素子３０５によって、波形整形され、垂直同期信号１
０４として出力される。FIG. 3 shows the actual circuit configuration of the vertical synchronization signal generation circuit. After the composite synchronization signal 105 is inverted by the inverter 300, the resistor 301.303 and the capacitor 302.304
The vertical synchronizing signal 1 is integrated by a double integrating circuit composed of
It is output as 04.
本発明の構成によれば、フィールド判別回路として必要
な回路は、水平同期ＰＬＬ回路、垂直同期信号発生回路
、フリップフロップ回路である。According to the configuration of the present invention, the circuits required as the field discrimination circuit are a horizontal synchronization PLL circuit, a vertical synchronization signal generation circuit, and a flip-flop circuit.
上記３種の回路中、フィールド判別回路としてだけ必要
な回路は、フリップフロップ回路だけであり、水平同期
ＰＬＬ回路、垂直同期信号発生回路は、画像表示におけ
る同期信号回路として、画像表示には、必要不可欠な回
路である。Among the above three types of circuits, the only circuit required as a field discrimination circuit is the flip-flop circuit, and the horizontal synchronization PLL circuit and vertical synchronization signal generation circuit are necessary as synchronization signal circuits for image display. It is an essential circuit.
即ち、水平同期ＰＬＬ回路から出力され、複合同期信号
中の水平同期信号と位相が同期している水平同期信号ｆ
Ｈの信号レベルを、垂直同期信号発生回路から出力され
る垂直同期信号のタイミングで、フリップフロップ回路
で判別することによって、フィールド判別を行う。That is, the horizontal synchronization signal f output from the horizontal synchronization PLL circuit and synchronized in phase with the horizontal synchronization signal in the composite synchronization signal.
Field discrimination is performed by determining the H signal level using a flip-flop circuit at the timing of a vertical synchronization signal output from a vertical synchronization signal generation circuit.
従って、既存の画像表示回路に、フリップフロップ回路
を付加するだけで、容易にフィールド判別回路を構成す
ることが可能となり、フリップフロップ回路自体、フリ
ップフロラフ１個だけで構成される為、回路設計上の負
荷は、極めて軽微となる。Therefore, it is possible to easily configure a field discrimination circuit by simply adding a flip-flop circuit to an existing image display circuit, and since the flip-flop circuit itself is composed of only one flip-flop circuit, the circuit design The above load will be extremely light.
第１図・・・本発明によるフィールド判別方法を実現す
るためのフィールド判別回路
第２図・・・第１図フィールド判別回路のタイミングチ
ャート
第３図・・・垂直同期信号発生回路
１００・・・水平同期ＰＬＬ回路
１０１・・・垂直同期信号発生回路
１０３・・・水平同期信号ｆＨ
１０４・・・垂直同期信号
１０５・・・複合同期信号
１０６・・・フィールド判別信号
３００・・・インバータ
３０１．３０３・・・抵抗
３０２．３０４・・・コンデンサ
３０５・・・シュミットトリガ素子
以 上
出願人 セイコーエプソン株式会社
代理人 弁理士 最 上 務 他１名第１図Fig. 1: Field discrimination circuit for realizing the field discrimination method according to the present invention Fig. 2: Timing chart of the field discrimination circuit Fig. 3: Vertical synchronization signal generation circuit 100... Horizontal synchronization PLL circuit 101...Vertical synchronization signal generation circuit 103...Horizontal synchronization signal fH 104...Vertical synchronization signal 105...Composite synchronization signal 106...Field discrimination signal 300...Inverter 301.303 ...Resistor 302, 304...Capacitor 305...Schmitt trigger element or above Applicant Seiko Epson Co., Ltd. Agent Patent attorney Tsutomu Mogami and 1 other person Figure 1
Claims (1)
像信号が伝送されるインターレース方式映像信号の画像
表示において ｂ）複合同期信号中の水平同期信号と位相が同期してい
る水平同期信号ｆＨを出力する水平同期ＰＬＬ回路 ｃ）複合同期信号から、垂直同期信号部分を抽出して、
垂直同期信号Ｖとして出力する垂直同期信号発生回路 ｄ）前記水平同期信号ｆＨの信号レベルを、前記垂直同
期信号Ｖのタイミングで判定することによって、フィー
ルド判別を行なうフリップフロップ回路で構成されるこ
とを特徴とするフィールド判別回路[Claims] a) In an image display of an interlaced video signal in which the video signal is transmitted by dividing it into an odd field and an even field, b) The phase is synchronized with a horizontal synchronization signal in a composite synchronization signal. Horizontal synchronization PLL circuit that outputs horizontal synchronization signal fH c) Extract the vertical synchronization signal part from the composite synchronization signal,
d) A vertical synchronizing signal generation circuit outputting the vertical synchronizing signal V; d) A flip-flop circuit configured to perform field discrimination by determining the signal level of the horizontal synchronizing signal fH at the timing of the vertical synchronizing signal V; Featured field discrimination circuit
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12490487A JPS63290077A (en) | 1987-05-21 | 1987-05-21 | Field discrimination circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12490487A JPS63290077A (en) | 1987-05-21 | 1987-05-21 | Field discrimination circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63290077A true JPS63290077A (en) | 1988-11-28 |
Family
ID=14896987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12490487A Pending JPS63290077A (en) | 1987-05-21 | 1987-05-21 | Field discrimination circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63290077A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5114524B1 (en) * | 1971-06-03 | 1976-05-10 | ||
| JPS6359468B2 (en) * | 1982-03-03 | 1988-11-18 |
-
1987
- 1987-05-21 JP JP12490487A patent/JPS63290077A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5114524B1 (en) * | 1971-06-03 | 1976-05-10 | ||
| JPS6359468B2 (en) * | 1982-03-03 | 1988-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2263028A (en) | Detecting odd and even fields of a video signal | |
| CA2039309A1 (en) | Odd/even field detector for video signals | |
| JPS63314075A (en) | Digital timing pulse generator | |
| JPS63290077A (en) | Field discrimination circuit | |
| KR930009441A (en) | Image signal processing circuit | |
| KR940008492B1 (en) | Error action preventing circuit of character producing circuit | |
| KR19990006211A (en) | Synchronous Signal Detection Circuit and Method | |
| KR900006305Y1 (en) | Horizontal vertical synchronous signal and field detection circuit of video signal. | |
| KR0180617B1 (en) | Field discrimination circuit | |
| US6226044B1 (en) | Field synchronization system and technique | |
| KR950011527B1 (en) | Odd / Even Field Detection Circuit of Synchronization Signal and Its Method | |
| KR890007495Y1 (en) | Equalizing pulse detecting circuits | |
| KR0182002B1 (en) | Digital Arm / Messcam Discrimination Circuit | |
| KR960004129B1 (en) | Programmable Vertical Sync Signal Extraction Circuit | |
| JPH04227164A (en) | Vertical synchronizing signal separation circuit | |
| KR930000978B1 (en) | Circuit for detecting field | |
| KR870000665Y1 (en) | Field detecting circuit of digital television | |
| KR960002812Y1 (en) | Anti-shake circuit on on-screen display | |
| KR920001109B1 (en) | Vdp still signal detecting circuit | |
| JPS62110367A (en) | Field decision circuit for television signal | |
| KR0169372B1 (en) | Apparatus of detecting a field signal | |
| JPH03216076A (en) | Synchronizing separator circuit | |
| JPH071921B2 (en) | Odd / even field discriminating device | |
| JPH0327144B2 (en) | ||
| JPH05297848A (en) | Image display circuit |