JPS63296367A - 分離された高性能パワーｖｄｍｏｓトランジスター及び高電圧ｐ−チャンネルｍｏｓトランジスターとをｃｍｏｓ、ｎｐｎ、ｐｎｐトランジスター及び漏れの小さいダイオードとともにモノリチックに集積させた構造 - Google Patents
分離された高性能パワーｖｄｍｏｓトランジスター及び高電圧ｐ−チャンネルｍｏｓトランジスターとをｃｍｏｓ、ｎｐｎ、ｐｎｐトランジスター及び漏れの小さいダイオードとともにモノリチックに集積させた構造Info
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- JPS63296367A JPS63296367A JP62284097A JP28409787A JPS63296367A JP S63296367 A JPS63296367 A JP S63296367A JP 62284097 A JP62284097 A JP 62284097A JP 28409787 A JP28409787 A JP 28409787A JP S63296367 A JPS63296367 A JP S63296367A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（産業上の利用分野）
本発明は、モノリチックに集積された回路（ＩＣ）に関
する。 より詳細には、本発明は、互いに電気的に分離されかつ
小さい電力消費で高い電圧（１００Ｖ以上）で動作でき
るパワーＶＤＭＯＳトランジスターと、該パワーＶＤＭ
ＯＳトランジスターを駆動するための高い逆電圧に耐え
ることのできるＰ−チャンネルＭＯＳトランジスターと
を、ＣＭＯＳトランジスター、バイポーラ−ＮＰＮ及び
ＰＮＰトランジスターのような他の能動素子とともに単
一チップ上に製造することに関し、これにより単一チッ
プ上でのシグナルプロセッシング及び／又はコントロー
ル論理回路のインプリメンテーションを許容する。 （従来技術とその問題点） パワーＭＯ３Ｉ−ランシスターの製造プロセスにおける
ＶＬＳ Ｉ製造技術のインプリメンテーションとＩＣ及
びパワーデバイス技術の急速な発展は、パワー及びコン
１−ロール機能が単一チップ上に都合良く集積できる集
積回路の新しいファミリーを研究し開発するための基本
的な技術的前提を作り上げた。この種の技術的発展は、
存在する製造技術の最も有利な特徴を結合するという設
計者の要求を満足させ、これにより異なったタイプの能
動素子の性能に関して妥協することなく、モノリチック
に集積された複雑なシステム又はサブシステムを創造す
ることを可能にする。実際に、ＣＭＯＳデバイスは小さ
い電力消費と高い集積密度を与え、モノリチソクに集積
されたシステム中において論理回路用としての最適の選
択を示している。 それらはアナログ機能用として利用された場合でさえも
高い直線性と大きな瞬間速度を与える。逆にバイポーラ
−トランジスターはその高い相互コンダクタンスと低い
ノイズファクターのため、高ゲイン段に対して最も好適
であり、高い正確性の直線回路で非常に優れた性能を提
供し、その■１電圧が正確にマツチする。 システムを「完全にモノリチフクである」と認識させる
ためには、それは１又は２以上の分離しタハワ一段（つ
まり外界とのインターフェース段）を含んでいなければ
ならない。 ＩＣにおいてパワ一段を作るために最も適したデバイス
の一つはＶＤＭＯ３Ｉ−ランシスターである。このパワ
ーデバイスは通常、シリコンチップ上の利用できる面積
を最も良く利用するために、互いに平行に接続された長
方形、六角形、三角形等の異なった形状を有してしても
よい単位セルから構成されている。 実際に■ＤＭＯＳトランジスターは、電圧がエピタキシ
ャル層の全厚に亘って維持されるため、冑い固有の逆ブ
レークダウン電圧と、ＣＭＯＳトランジスターとの製造
時の両立性と、大きなスイッチング速度と、ＤＣ条件下
で電流ドレーンがないこと、及び第２のブレークダウン
モードにより課される制限がないことを与える。ＶＤＭ
ＯＳトランジスターを使用することにより、パワー回路
を小型化するための主要な障害である過度の加熱を受け
ることなく、大きな出力電力を伝達することができるＩ
Ｃを製造することが可能になる。 近年、多数のいわゆる混合技術（ｍｉｘｅｄ ｔｅｃｈ
ｎｏ−１ｏｇｙ）が提案され、バイポーラ−トランジス
ター、ＣＭＯ３Ｉ−ランシスター及び高電圧トランジス
ターのような他の有用な能動デバイスとともにＶＤＭＯ
Ｓパワートランジスターをモノリチソクに集積すること
が指向されている。 このような技術的提案の例は、例えばカランによる米国
特許第４．５４６，３７０号、１９８４年１月発行のｒ
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃ
ｔｒｏｎｉｃＤｅｖｉｃｅｓ Ｊ ３１巻１号のスリン
ダー・クリシュナらによる「アナログ技術が、バイポー
ラ−１ＣＭＯ３及び高電圧ＤＭＯ３Ｉ−ランシスターを
集積する」という記事：及び１９８４年２月９日発行の
ｒＥｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ｊ中のステフ
ァン・オアによるｒＤＭＯ３−ＣＭＯＳプロセスは、ス
マートなパワーコントロールのための最大のパワー速度
を指向する」といった記事中に含まれている。 製造技術の非両立性の障害及び／又は不利となる技術的
考慮が、上記した既知の混合技術により集積されたＶＤ
ＭＯＳパワートランジスターから高い性能を得ることを
許容してこなかった。同じシリコンチップ上に形成され
る他の能動素子との必要な両立性を捜し出すことは、他
のデバイスの受は入れることのできる性能特性を保存す
るためにパワーデバイスの特性の最適化に対する犠牲を
意味している。更に該パワーＶＤＭＯ３）ランジスクー
はしばしば大地に繋がれ、集積回路の基板に接続された
そのソース又はドレーンを有している。この事実は、例
えば同じ集積回路中に２又はそれ以上の別個（互いに分
離されている）のパワーＶＤＭＯＳ トランジスターを
実際に存在させることを許容しないことにより、設計の
可能性を大きく制限する。 更にパワーＶＤＭＯＳトランジスターの駆動は高い逆電
圧に容易に耐えることのできるＭＯＳトランジスターに
より効果的に行うことができ、上記した混合技術に関す
る既知の提案はいずれも、これらの駆動ＭＯＳトランジ
スターのこのような重要な特性を最適化する可能性を意
図していない。 （発明の目的） 本発明の主要な態様の一つは、他の集積デバイスから標
準の接合分離技術により完全に分離された高性能パワー
ＶＤＭＯＳトランジスターと、該パワーＶＤＭＯＳトラ
ンジスター自身のフ゛レークダウン逆電圧より高い逆電
圧に耐えることのできるＰ−チャンネルＭＯ３Ｉ−ラン
シスターと、ＣＭＯＳトランジスターと、バイポーラ−
ＮＰＮ及びＰＮＰ ｌ−ランシスター及び他の能動及び
受動回路素子とを両立するよう製造することである。 本発明の第２の目的は、パワーＶＤＭＯＳトランジスタ
ーの自己整列（ｓｅｌｆ−ａｌｉｇｎｅｄ）セル構造の
製造方法が、Ｐ−型の自己整列ドレーン領域を有するＰ
−チャンネルＭＯ５Ｉ−ランシスターだけでなくボディ
延長Ｐ ｆ＋Ｉ域と、バイプラナ−構造を有する多結
晶シリコン電界プレートとを使用する効果的で信顧性の
ある接合エツジターミネーションを含んで成ることであ
る。これらの高性能構造及び他の活性デバイスの製造は
、従来技術の既知の混合技術と対照的に本パワーの製造
プロセスが基礎を置く、実質的に標準的である多結晶シ
リコンゲート、ＤＭＯ３製造プロセスの製造ステップの
工程で最小数の付加的なマスキングステップを導入する
ことにより達成することができる。 本発明による集積回路の構成は、２種類の別個の既知技
術、つまり縦型ＤＭＯＳシリコンゲートプロセスと標準
的な接合分離技術を少なくとも２個の付加的なマスキン
グステップを導入しながら組み合わせた結果である。 本プロセスの最も筒車な態様は、１２種のマスキングス
テップ、つまり７種のＤＭＯＳプロセスからのステ、プ
及び３種の標準接合分離技術からのステップに、基本的
なプロセスに殆ど乱れを生じさせることなく種々の異な
った半導体構造を集積するための２種又はそれ以上の付
加的なマスキングステップを加えたものから成っている
。 出発物質は２〜４Ω・ｃｎのＰ型で＜１００＞であるシ
リコン基板である。第１のパターニングステップの後に
、Ｎ０埋設層をアンチモンをインブラントすることによ
り局部的に導入する。 アンチモン拡散を続いて行い、Ｎ型エピタキシャル層を
前記基板の表面に成長させる。この層の抵抗値と厚さは
、縦型ＤＭＯＳパワートランジスターのブレークダウン
電圧とＯＮ抵抗間の最良のトレードオフを与えるよう選
択する。 次のステップは、硼素のイオンインブラントによるパタ
ーニング及び思人と、引き続（Ｐ−ウェル領域を形成す
るための予備拡散熱処理である。 次いでウェハーを酸化した後、Ｐ゛分Ｌｉ ｂ、Ｍ域の
ためのウィンドーを開口する。次に前記深いＰ゛拡散領
域により互いに分離されたエピタキシャルＮ型アイラン
ドが形成されるまで、硼素を付着させ拡ｎＩｌさせる。 前記ウェハーを再度酸化し、更に該酸化層をパターニン
グし開口操作を行った後、すンを付着させ拡散させて埋
設されたＮ′領領域接触させる。これらのＮ“シンカー
領域は非常に小さいシート抵抗を有し、バイポーラ−ト
ランジスターとＶＤＭＯＳトランジスターのそれぞれの
コレクター及びドレーンへの直列抵抗を最小にしている
。前の高温ステップは、前記Ｐ−ウェル領域のための約
４．５μｍに等しい接合深さに達する拡散層を与え、該
ウェル領域はＣＭＯＳ構造中の自己分離されたＮ−チャ
ンネルトランジスターを形成するだけでなく、高ゲイン
ＮＰＮトランジスターのベースとして使用され、かつ高
ブレークダウン電圧Ｐ−チャンネルＭＯＳトランジスタ
ーの第１のドレーン延長領域を形成するよう選択するこ
ともできる。 活性エリアをパターニングする前に、酸化物層を通して
ウィンドーを開口するしかつ硼素のイオンインブラント
により、強くドープされたＰ＋接点領域を作る。これら
のｐ ４ ｈｐ域は横方向ＰＮＰトランジスターのエミ
ッター及びコレクター領域とＣＭＯＳ構造中のチャンネ
ルストッパー領域をも構成する。 高電圧デバイスの性能を改良するテーパー状のステップ
と次の付着層によりカバーされるステップの形成を許容
する技術を使用して、約１μｍの厚さに成長した電界酸
化物をパターニングする。 薄い（厚さ約８５０人）ゲート酸化物層を成長させ、Ｃ
ＭＯＳ構造中のＰ−チャンネル及びＮ−チャンネルＭＯ
Ｓデバイスのしきい値電圧を同時に調整するための他の
マスクを使用することなく、少量の硼素をインブラント
させる。 厚いＬＰＧＶＤ （低圧化学蒸着）法による多結晶シリ
コン層を次いで付着させ、ガス状のＰＯＣＩ。 の予備付着によるリンのドーピングステップの後に、ゲ
ート、電界プレート及び相互接続を残すための好適なマ
スクを使用するプラズマエツチングにより前記多結晶シ
リコンをパターニングする。 次の写真食刻マスキングステップ及び硼素イオンインブ
ラントにより、活性Ｐ型頭域を限定する。 これらは前記ＶＤＭＯＳトランジスター用のボディ又は
チャンネル領域、前記多結晶シリコンと自己整列したＰ
−チャンネルＭＯＳトランジスター用のソース及びドレ
ーン領域、及び前記電界酸化物と自己整列したＮＰＮ
トランジスター用のベースである。高温のドライブイン
ステップの間に、前にインブラントしたＰ″領域活性タ
ブ領域の拡散が起こってそれぞれ深さ約３．０及び約２
゜５μｍの接合に達する。 次に他のマスキングステップを行うことなく弱い硼素イ
ンブラントを行って、高電圧Ｐ−チャンネルＭＯＳトラ
ンジスター用の多結晶シリコン及び電界酸化物と自己整
列するドレーン延長領域を形成する。パターニングステ
ップの後、強い砒素イオンのインブラント （約５ Ｘ
１０ ”／ｃｍ” ）を局部的に行って砒素を導入し
、Ｎ゛接点領域、ＮＰＮバイポーラ−トランジスター用
のエミッター領域、ＶＤＭＯＳトランジスター用のソー
ス領域及びＣＭＯ３構造のＮ−チャンネルＭＯＳトラン
ジスター用のソース及びドレーン領域を形成する（ソー
スとドレーンは前記多結晶シリコンと自己整列している
）。ドライブインと酸化の高温処理が続き、その後リン
をドープした酸化シリコン層を付着させ、次いでゲッタ
リングステップの後、再フロー化して連続的なガラス状
被覆をウェハーの上端に形成する。砒素をドープしたＮ
ｅ ＡＵ域の接合深さは約０．５μｍである。次いで
全構造を従来の接点開口ステップ、金属付着及びパター
ニングステップを受けさせ、次に不動態化操作を行う。 既知の混合技術による集積回路により起こることと対照
的に、前記パワーＶＤＭＯ３ｌ−ランシスターの構造は
、強くＰ゛ ドープされた中央ボディｊＪ［１を形成す
る（デバイスのチャンネルゾーンの外側に）ことから生
ずるより有利な構成を有し、これにより、前記ゲート多
結晶シリコン及び電界プレート多結晶シリコン構造との
自己整列条件下で、前記多結晶シリコンとの自己整列条
件下でＮ。 ソース領域を形成する前に、Ｐボディ延長領域つまりＰ
゛ ドープされた中央ボディ領域の短い横方向の延長部
として横方向に拡散した、弱い硼素ドーピングレベルを
有する領域を形成することができる。 ＶＤＭＯ３構造中のチャンネルの長さ、つまりその電圧
−電流特性は之それぞれ前記ボディ延長領域用のＰドー
パント（硼素）と前記ソース領域用のＮ１ ドーパント
（砒素）の多結晶シリコンマスクの同じ開口部を通して
導入される２種の異なった不純物（ドーパント）の（横
方向の）拡散度の差異を利用することにより正確に予備
決定することができる。 前記中央ボディ領域（Ｎ”ソース領域の真下にある）が
硼素で比較的強くドープされているという事実は、Ｎ゛
ソース領域下に位置する中央Ｐ＋領域中であると特定で
きる対応するベース領域が強（荷電されているつまり極
端に弱い抵抗値を有しているため、前記バラシチックな
ＮＰＮトランジスターのゲインを効果的に減少させる。 ＶＤＭＯＳパワートランジスター パワーＶＤＭＯＳトランジスターの設計においてキーと
なるパラメータは、ブレークダウン電圧、所定のエリア
に対するデバイスのＯＮ抵抗及びしきい値電圧である０
本発明の集積回路では、互いに分離されかつ他の集積デ
バイスから分離された別個のＶＤＭＯＳパワートランジ
スターを形成するための両立性を保存したまま、ＶＤＭ
Ｏ３構造のための上記３種の全てのパラメータを容易に
最適化することができる。 エピタキシャル層の与えられた抵抗と厚さに関し、最大
の逆バイアスブレークダウン電圧（ドレーン−ソース）
は、セルの端部のＰ拡散の湾曲効果（導電性構造の鋭い
端部に近い等ポテンシャルラインの混み合いによる）に
起因する該エピタキシャル層の厚さ方向の理論的なブレ
ークダウン電圧より迩かに小さい、接合端のブレークダ
ウン電圧に対応する電圧レベルに厳格に制限されること
がある。 本発明の集積構造において、横方向のＰボディ延長部が
同時に存在すること、及びバイプラナ−な静電的なスク
リーン構造を形成する２種の異なった厚さの酸化シリコ
ン（ゲート酸化物層の厚さ＋電界酸化物層の厚さ）の上
に位置する多結晶シリコン電界プレートの使用は、接合
端の湾曲のを効半径を決定的に増加させることを許容す
る。これは前記ＶＤＭＯＳデバイスの信顛性を大きく増
加させる。好ましくはソース金属化の第２のレベルも下
に位置する多結晶シリコン電界プレート上を都合良く広
がり、そして一定距離だけ後者の横方向の端部をも越え
て広がり、好適に広がるこの第２のレベルの金ａｎもこ
のような接合末端部の湾曲の有効半径を更に増加させる
ことに積極的に貢献すると考えられる。この末端部は、
前記エピタキシャル層方向のブレークダウン電圧の計算
値（理想的な全ブレークダウン電圧値）により実験的に
測定されたブレークダウン電圧を割った値の比として表
される効率として０．８５又はそれ以上を示す。 極端に効果的な末端効果を計算に入れる可能性に起因し
て、ボディードレーン接合の空乏領域がエピタキシャル
層の減少した厚さ方向のＮ゛埋設層に達することを許容
するまで、前記エピタキシ、 ヤル層の厚さを好適に減
少させることにより、ＶＤＭＯＳトランジスターのＯＮ
直列抵抗（Ｒｏ ｎ）へのエピタキシャル層抵抗の寄与
を最小にすることが可能になる。 パワーＶＤＭＯＳデバイスのＲｏｎ抵抗への付加的な寄
与に加えて、Ｎ′埋設層を通る横方向移動の抵抗に起因
して、更にＮ°接点（シンカー）拡散部に起因して、パ
ワーデバイスのＲｏｎ抵抗は、パワーデバイスの形、つ
まり前記パワーデバイス（ＶＤＭＯＳトランジスター）
を構成する単位ＶＤＭＯＳセルの形状及び大きさくつま
り充填密度）に顕著に依存する。この態様においても、
パワートランジスターの単位セルの構造の自己整列条件
下の製造を意図する本発明の集積回路は、単一の単位セ
ルのサイズの最小化とその充填密度の増加を提供する。 １５μｍのセルサイズを使用するＲｏｎＸ専有面積の積
の最適の最小値は、９から１０μｍの内部セル空間につ
いて得られる。 ７に等しい２種の単一フィンガー間にサイドバイサイド
で配設された多数のセルに個する上記積の値は５．９２
ｘｌＯ−’Ω・ｄに等しい。 ＶＤＭＯＳパワートランジスターのしきい電圧値は、主
としてゲート酸化物の厚さと、ソース及びドレーン領域
間のゾーン中の横方向に拡散したボディ領域のピークの
不純物濃度に関連する。前記ボディ領域のドーピングプ
ロフィールは集積回路中で必然的に多機能的であり、か
つそれは本明細書中で後述する通り意図する用途の観点
において集積回路の特殊な要求の機能に予備セットされ
てもよい。 高電圧Ｐ−ＭＯＳトランジスター 高電圧ＶＤＭＯＳパワーデバイスの駆動要求を満足する
ために、少なくともその駆動電圧に等しい値だけＶＤＭ
Ｏ３最大電圧を越える供給電圧を維持する逆極性の素子
を有することが必要である。 本発明によると、硼素インブラントステップを加えるこ
とにより他のマスキングステップを必要とすることなく
、Ｐ−チャンネルＭＯＳデバイス中にドレーン延長領域
を形成することが可能で、これによりパワーＶＤＭＯＳ
トランジスターから伝達される最大電圧値を越えてその
逆バイアスブレークダウン電圧を増加させることができ
る。ゲートに向かうドレーン領域のこのような低いドー
ピング延長領域は、ドレーンとゲート間の重なり領域中
の表面電界の強度を低下させて、これにより逆電圧能を
大きく増加させる。 ＣＭＯＳトランジスター 自己分離ＣＭＯ３構造が、ＶＤＭＯ５製造プロセスの一
連の操作にＰ−ウェル形成ステップを加えることにより
形成される。該Ｐ−ウェルは、上記した砒素の拡散によ
り得られるソース及びドレーンを有するＮ−ＭＯＳ ト
ランジスターのチャンネル領域を与える。Ｐ−ＭＯ３Ｉ
−ランシスターでは、エピタキシャル層はチャンネル領
域を表し、ソース及びドレーンはＶＤＭＯＳチャンネル
領域を形成するために使用される硼素拡散により得るこ
とができる。 Ｐ−チャンネルＣＭＯ５Ｉ−ランシスターのしきい値電
圧は、高電圧０ＭＯ３構造の逆ブレークダウン要件によ
り限定されるエピタキシャル層抵抗値によりセットされ
る。その値は硼素イオンの弱いインブラントにより調整
することができる。Ｐ−ウェルのドーピングレベルとＰ
−チャンネルデバイスのしきい電圧調整ドーピングレベ
ル間のトレードオフは、付加的なマスキングステップを
必要とすることなく逆極性のデバイス間の補足的なしき
い値電圧を与える。実際に、要求されるドーピング調整
は回路の他の集積構造に何等の影響も与えることがない
ほど弱いものである。 小さい分路抵抗のＮ“埋設層上を成長したエピタキシャ
ル層及びＰ−ウェル領域の周囲のＰ゛リング組み合わせ
は、ＣＭＯ３構造に固有であるパラシチソクなサイリス
クのラッチアンプ磁化率の顕著に改良された信頼性を与
える。 バイポーラ−トランジスター 横方向ＰＮＰ ｌ−ランシスターの電気的特性は、エピ
タキシャル層の抵抗と、エミッターとコレクターのＰ゛
接合間のスペーシングとに関連する。 ペース及びエミッターとして、それぞれそのボディ及び
ソース領域を形成するＤＭＯ３＋−ランシスター構造中
に含まれる同じドーパントプロフィールを使用すること
により、非常に再現性の高い電気的特性、つまり比較的
低いが極端に一定化した（Ｔｃ電流が２０年を越える）
ゲイン（ｈＦＥ＝３０）、逆バイアスブレークダウン電
圧ＢＶＣＥＯ＝３５Ｖ、ＢＶＣＢＯ＃６０Ｖ及びＢＶＥ
ＢＯ＃７．５Ｖ、及びカットオフ周波数約３００ＭＨｚ
を有する縦型ＮＰＮトランジスターを実現化することが
できる。 標準バイポーラ−トランジスター製造プロセスに関する
ｈＦＥパラメータの約±５％である小さい広がりは、本
質的にＶＬＳＩ ＭＯＳプロセスである本発明の集積
回路の製造プロセスの非常に制御された特性に起因する
。この特殊性は、ｈＦＥパラメータの比較的低い値を大
きく補償する。 必要に応じて次に、ゲッタリングステップの前に熱処理
ステップに悪影響を与えることのないプロセスのフロー
チャート中の酸化物エツチングが続（他のマスキングス
テップを加えることにより、大きなゲイン（ｈＦＥ＝２
００〜３００）と約ＩＧＨｚである高いカットオフ周波
数を有する縦型ＮＰＮ トランジスターも集積すること
が可能になる。 これらの変形型ＮＰＮトランジスター構造では、ベース
は以前の縦型ＮＰＮ構造と同じドーピングプロフィール
を有するが、エミッター領域はより深＜ （＝１．８
μｍ）、ゲッタリングと「シロックス」再フロー化プロ
セスステップの間にリンを付着させることにより、リン
がドープされている。 これらの高ゲイン縦型ＮＰＮ Ｉ−ランシスターは、Ｂ
ＹＣＢＯ＃６０Ｖ、ＢＶＣＥＯ＃２５Ｖ及びＢＶＥＢＯ
”＝７．５Ｖである逆バイアスブレークダウン電圧を示
す。 第３のタイプのバイポーラ−縦型ＮＰＮトランジスター
を、低いゲインの第１のタイプのＮＰＮトランジスター
の同じ砒素ドープしたエミッターを利用し、かつベース
として０ＭＯ３構造のＰ−ウェル領域のドーピングプロ
フィールを利用することにより、形成することができる
。この第３のタイプのＮＰＮトランジスターは比較的高
いゲイ７ （ｈＦＥ−２５０）とＢＶＣＢＯＩ４９０Ｖ
、ＢＶＣＥＯ＃４０Ｖ及びＢＶＥＢＯ＝１６Ｖである逆
バイアスブレークダウン電圧を示す。ベースの幅広さく
＃４μｍ）に起因して、これらのＮＰＮトランジスター
では、カットオフ周波数は他のタイプのＮＰＮ トラン
ジスター（＝１４０ＭＨｚ）より僅かに小さい。
する。 より詳細には、本発明は、互いに電気的に分離されかつ
小さい電力消費で高い電圧（１００Ｖ以上）で動作でき
るパワーＶＤＭＯＳトランジスターと、該パワーＶＤＭ
ＯＳトランジスターを駆動するための高い逆電圧に耐え
ることのできるＰ−チャンネルＭＯＳトランジスターと
を、ＣＭＯＳトランジスター、バイポーラ−ＮＰＮ及び
ＰＮＰトランジスターのような他の能動素子とともに単
一チップ上に製造することに関し、これにより単一チッ
プ上でのシグナルプロセッシング及び／又はコントロー
ル論理回路のインプリメンテーションを許容する。 （従来技術とその問題点） パワーＭＯ３Ｉ−ランシスターの製造プロセスにおける
ＶＬＳ Ｉ製造技術のインプリメンテーションとＩＣ及
びパワーデバイス技術の急速な発展は、パワー及びコン
１−ロール機能が単一チップ上に都合良く集積できる集
積回路の新しいファミリーを研究し開発するための基本
的な技術的前提を作り上げた。この種の技術的発展は、
存在する製造技術の最も有利な特徴を結合するという設
計者の要求を満足させ、これにより異なったタイプの能
動素子の性能に関して妥協することなく、モノリチック
に集積された複雑なシステム又はサブシステムを創造す
ることを可能にする。実際に、ＣＭＯＳデバイスは小さ
い電力消費と高い集積密度を与え、モノリチソクに集積
されたシステム中において論理回路用としての最適の選
択を示している。 それらはアナログ機能用として利用された場合でさえも
高い直線性と大きな瞬間速度を与える。逆にバイポーラ
−トランジスターはその高い相互コンダクタンスと低い
ノイズファクターのため、高ゲイン段に対して最も好適
であり、高い正確性の直線回路で非常に優れた性能を提
供し、その■１電圧が正確にマツチする。 システムを「完全にモノリチフクである」と認識させる
ためには、それは１又は２以上の分離しタハワ一段（つ
まり外界とのインターフェース段）を含んでいなければ
ならない。 ＩＣにおいてパワ一段を作るために最も適したデバイス
の一つはＶＤＭＯ３Ｉ−ランシスターである。このパワ
ーデバイスは通常、シリコンチップ上の利用できる面積
を最も良く利用するために、互いに平行に接続された長
方形、六角形、三角形等の異なった形状を有してしても
よい単位セルから構成されている。 実際に■ＤＭＯＳトランジスターは、電圧がエピタキシ
ャル層の全厚に亘って維持されるため、冑い固有の逆ブ
レークダウン電圧と、ＣＭＯＳトランジスターとの製造
時の両立性と、大きなスイッチング速度と、ＤＣ条件下
で電流ドレーンがないこと、及び第２のブレークダウン
モードにより課される制限がないことを与える。ＶＤＭ
ＯＳトランジスターを使用することにより、パワー回路
を小型化するための主要な障害である過度の加熱を受け
ることなく、大きな出力電力を伝達することができるＩ
Ｃを製造することが可能になる。 近年、多数のいわゆる混合技術（ｍｉｘｅｄ ｔｅｃｈ
ｎｏ−１ｏｇｙ）が提案され、バイポーラ−トランジス
ター、ＣＭＯ３Ｉ−ランシスター及び高電圧トランジス
ターのような他の有用な能動デバイスとともにＶＤＭＯ
Ｓパワートランジスターをモノリチソクに集積すること
が指向されている。 このような技術的提案の例は、例えばカランによる米国
特許第４．５４６，３７０号、１９８４年１月発行のｒ
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃ
ｔｒｏｎｉｃＤｅｖｉｃｅｓ Ｊ ３１巻１号のスリン
ダー・クリシュナらによる「アナログ技術が、バイポー
ラ−１ＣＭＯ３及び高電圧ＤＭＯ３Ｉ−ランシスターを
集積する」という記事：及び１９８４年２月９日発行の
ｒＥｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ｊ中のステフ
ァン・オアによるｒＤＭＯ３−ＣＭＯＳプロセスは、ス
マートなパワーコントロールのための最大のパワー速度
を指向する」といった記事中に含まれている。 製造技術の非両立性の障害及び／又は不利となる技術的
考慮が、上記した既知の混合技術により集積されたＶＤ
ＭＯＳパワートランジスターから高い性能を得ることを
許容してこなかった。同じシリコンチップ上に形成され
る他の能動素子との必要な両立性を捜し出すことは、他
のデバイスの受は入れることのできる性能特性を保存す
るためにパワーデバイスの特性の最適化に対する犠牲を
意味している。更に該パワーＶＤＭＯ３）ランジスクー
はしばしば大地に繋がれ、集積回路の基板に接続された
そのソース又はドレーンを有している。この事実は、例
えば同じ集積回路中に２又はそれ以上の別個（互いに分
離されている）のパワーＶＤＭＯＳ トランジスターを
実際に存在させることを許容しないことにより、設計の
可能性を大きく制限する。 更にパワーＶＤＭＯＳトランジスターの駆動は高い逆電
圧に容易に耐えることのできるＭＯＳトランジスターに
より効果的に行うことができ、上記した混合技術に関す
る既知の提案はいずれも、これらの駆動ＭＯＳトランジ
スターのこのような重要な特性を最適化する可能性を意
図していない。 （発明の目的） 本発明の主要な態様の一つは、他の集積デバイスから標
準の接合分離技術により完全に分離された高性能パワー
ＶＤＭＯＳトランジスターと、該パワーＶＤＭＯＳトラ
ンジスター自身のフ゛レークダウン逆電圧より高い逆電
圧に耐えることのできるＰ−チャンネルＭＯ３Ｉ−ラン
シスターと、ＣＭＯＳトランジスターと、バイポーラ−
ＮＰＮ及びＰＮＰ ｌ−ランシスター及び他の能動及び
受動回路素子とを両立するよう製造することである。 本発明の第２の目的は、パワーＶＤＭＯＳトランジスタ
ーの自己整列（ｓｅｌｆ−ａｌｉｇｎｅｄ）セル構造の
製造方法が、Ｐ−型の自己整列ドレーン領域を有するＰ
−チャンネルＭＯ５Ｉ−ランシスターだけでなくボディ
延長Ｐ ｆ＋Ｉ域と、バイプラナ−構造を有する多結
晶シリコン電界プレートとを使用する効果的で信顧性の
ある接合エツジターミネーションを含んで成ることであ
る。これらの高性能構造及び他の活性デバイスの製造は
、従来技術の既知の混合技術と対照的に本パワーの製造
プロセスが基礎を置く、実質的に標準的である多結晶シ
リコンゲート、ＤＭＯ３製造プロセスの製造ステップの
工程で最小数の付加的なマスキングステップを導入する
ことにより達成することができる。 本発明による集積回路の構成は、２種類の別個の既知技
術、つまり縦型ＤＭＯＳシリコンゲートプロセスと標準
的な接合分離技術を少なくとも２個の付加的なマスキン
グステップを導入しながら組み合わせた結果である。 本プロセスの最も筒車な態様は、１２種のマスキングス
テップ、つまり７種のＤＭＯＳプロセスからのステ、プ
及び３種の標準接合分離技術からのステップに、基本的
なプロセスに殆ど乱れを生じさせることなく種々の異な
った半導体構造を集積するための２種又はそれ以上の付
加的なマスキングステップを加えたものから成っている
。 出発物質は２〜４Ω・ｃｎのＰ型で＜１００＞であるシ
リコン基板である。第１のパターニングステップの後に
、Ｎ０埋設層をアンチモンをインブラントすることによ
り局部的に導入する。 アンチモン拡散を続いて行い、Ｎ型エピタキシャル層を
前記基板の表面に成長させる。この層の抵抗値と厚さは
、縦型ＤＭＯＳパワートランジスターのブレークダウン
電圧とＯＮ抵抗間の最良のトレードオフを与えるよう選
択する。 次のステップは、硼素のイオンインブラントによるパタ
ーニング及び思人と、引き続（Ｐ−ウェル領域を形成す
るための予備拡散熱処理である。 次いでウェハーを酸化した後、Ｐ゛分Ｌｉ ｂ、Ｍ域の
ためのウィンドーを開口する。次に前記深いＰ゛拡散領
域により互いに分離されたエピタキシャルＮ型アイラン
ドが形成されるまで、硼素を付着させ拡ｎＩｌさせる。 前記ウェハーを再度酸化し、更に該酸化層をパターニン
グし開口操作を行った後、すンを付着させ拡散させて埋
設されたＮ′領領域接触させる。これらのＮ“シンカー
領域は非常に小さいシート抵抗を有し、バイポーラ−ト
ランジスターとＶＤＭＯＳトランジスターのそれぞれの
コレクター及びドレーンへの直列抵抗を最小にしている
。前の高温ステップは、前記Ｐ−ウェル領域のための約
４．５μｍに等しい接合深さに達する拡散層を与え、該
ウェル領域はＣＭＯＳ構造中の自己分離されたＮ−チャ
ンネルトランジスターを形成するだけでなく、高ゲイン
ＮＰＮトランジスターのベースとして使用され、かつ高
ブレークダウン電圧Ｐ−チャンネルＭＯＳトランジスタ
ーの第１のドレーン延長領域を形成するよう選択するこ
ともできる。 活性エリアをパターニングする前に、酸化物層を通して
ウィンドーを開口するしかつ硼素のイオンインブラント
により、強くドープされたＰ＋接点領域を作る。これら
のｐ ４ ｈｐ域は横方向ＰＮＰトランジスターのエミ
ッター及びコレクター領域とＣＭＯＳ構造中のチャンネ
ルストッパー領域をも構成する。 高電圧デバイスの性能を改良するテーパー状のステップ
と次の付着層によりカバーされるステップの形成を許容
する技術を使用して、約１μｍの厚さに成長した電界酸
化物をパターニングする。 薄い（厚さ約８５０人）ゲート酸化物層を成長させ、Ｃ
ＭＯＳ構造中のＰ−チャンネル及びＮ−チャンネルＭＯ
Ｓデバイスのしきい値電圧を同時に調整するための他の
マスクを使用することなく、少量の硼素をインブラント
させる。 厚いＬＰＧＶＤ （低圧化学蒸着）法による多結晶シリ
コン層を次いで付着させ、ガス状のＰＯＣＩ。 の予備付着によるリンのドーピングステップの後に、ゲ
ート、電界プレート及び相互接続を残すための好適なマ
スクを使用するプラズマエツチングにより前記多結晶シ
リコンをパターニングする。 次の写真食刻マスキングステップ及び硼素イオンインブ
ラントにより、活性Ｐ型頭域を限定する。 これらは前記ＶＤＭＯＳトランジスター用のボディ又は
チャンネル領域、前記多結晶シリコンと自己整列したＰ
−チャンネルＭＯＳトランジスター用のソース及びドレ
ーン領域、及び前記電界酸化物と自己整列したＮＰＮ
トランジスター用のベースである。高温のドライブイン
ステップの間に、前にインブラントしたＰ″領域活性タ
ブ領域の拡散が起こってそれぞれ深さ約３．０及び約２
゜５μｍの接合に達する。 次に他のマスキングステップを行うことなく弱い硼素イ
ンブラントを行って、高電圧Ｐ−チャンネルＭＯＳトラ
ンジスター用の多結晶シリコン及び電界酸化物と自己整
列するドレーン延長領域を形成する。パターニングステ
ップの後、強い砒素イオンのインブラント （約５ Ｘ
１０ ”／ｃｍ” ）を局部的に行って砒素を導入し
、Ｎ゛接点領域、ＮＰＮバイポーラ−トランジスター用
のエミッター領域、ＶＤＭＯＳトランジスター用のソー
ス領域及びＣＭＯ３構造のＮ−チャンネルＭＯＳトラン
ジスター用のソース及びドレーン領域を形成する（ソー
スとドレーンは前記多結晶シリコンと自己整列している
）。ドライブインと酸化の高温処理が続き、その後リン
をドープした酸化シリコン層を付着させ、次いでゲッタ
リングステップの後、再フロー化して連続的なガラス状
被覆をウェハーの上端に形成する。砒素をドープしたＮ
ｅ ＡＵ域の接合深さは約０．５μｍである。次いで
全構造を従来の接点開口ステップ、金属付着及びパター
ニングステップを受けさせ、次に不動態化操作を行う。 既知の混合技術による集積回路により起こることと対照
的に、前記パワーＶＤＭＯ３ｌ−ランシスターの構造は
、強くＰ゛ ドープされた中央ボディｊＪ［１を形成す
る（デバイスのチャンネルゾーンの外側に）ことから生
ずるより有利な構成を有し、これにより、前記ゲート多
結晶シリコン及び電界プレート多結晶シリコン構造との
自己整列条件下で、前記多結晶シリコンとの自己整列条
件下でＮ。 ソース領域を形成する前に、Ｐボディ延長領域つまりＰ
゛ ドープされた中央ボディ領域の短い横方向の延長部
として横方向に拡散した、弱い硼素ドーピングレベルを
有する領域を形成することができる。 ＶＤＭＯ３構造中のチャンネルの長さ、つまりその電圧
−電流特性は之それぞれ前記ボディ延長領域用のＰドー
パント（硼素）と前記ソース領域用のＮ１ ドーパント
（砒素）の多結晶シリコンマスクの同じ開口部を通して
導入される２種の異なった不純物（ドーパント）の（横
方向の）拡散度の差異を利用することにより正確に予備
決定することができる。 前記中央ボディ領域（Ｎ”ソース領域の真下にある）が
硼素で比較的強くドープされているという事実は、Ｎ゛
ソース領域下に位置する中央Ｐ＋領域中であると特定で
きる対応するベース領域が強（荷電されているつまり極
端に弱い抵抗値を有しているため、前記バラシチックな
ＮＰＮトランジスターのゲインを効果的に減少させる。 ＶＤＭＯＳパワートランジスター パワーＶＤＭＯＳトランジスターの設計においてキーと
なるパラメータは、ブレークダウン電圧、所定のエリア
に対するデバイスのＯＮ抵抗及びしきい値電圧である０
本発明の集積回路では、互いに分離されかつ他の集積デ
バイスから分離された別個のＶＤＭＯＳパワートランジ
スターを形成するための両立性を保存したまま、ＶＤＭ
Ｏ３構造のための上記３種の全てのパラメータを容易に
最適化することができる。 エピタキシャル層の与えられた抵抗と厚さに関し、最大
の逆バイアスブレークダウン電圧（ドレーン−ソース）
は、セルの端部のＰ拡散の湾曲効果（導電性構造の鋭い
端部に近い等ポテンシャルラインの混み合いによる）に
起因する該エピタキシャル層の厚さ方向の理論的なブレ
ークダウン電圧より迩かに小さい、接合端のブレークダ
ウン電圧に対応する電圧レベルに厳格に制限されること
がある。 本発明の集積構造において、横方向のＰボディ延長部が
同時に存在すること、及びバイプラナ−な静電的なスク
リーン構造を形成する２種の異なった厚さの酸化シリコ
ン（ゲート酸化物層の厚さ＋電界酸化物層の厚さ）の上
に位置する多結晶シリコン電界プレートの使用は、接合
端の湾曲のを効半径を決定的に増加させることを許容す
る。これは前記ＶＤＭＯＳデバイスの信顛性を大きく増
加させる。好ましくはソース金属化の第２のレベルも下
に位置する多結晶シリコン電界プレート上を都合良く広
がり、そして一定距離だけ後者の横方向の端部をも越え
て広がり、好適に広がるこの第２のレベルの金ａｎもこ
のような接合末端部の湾曲の有効半径を更に増加させる
ことに積極的に貢献すると考えられる。この末端部は、
前記エピタキシャル層方向のブレークダウン電圧の計算
値（理想的な全ブレークダウン電圧値）により実験的に
測定されたブレークダウン電圧を割った値の比として表
される効率として０．８５又はそれ以上を示す。 極端に効果的な末端効果を計算に入れる可能性に起因し
て、ボディードレーン接合の空乏領域がエピタキシャル
層の減少した厚さ方向のＮ゛埋設層に達することを許容
するまで、前記エピタキシ、 ヤル層の厚さを好適に減
少させることにより、ＶＤＭＯＳトランジスターのＯＮ
直列抵抗（Ｒｏ ｎ）へのエピタキシャル層抵抗の寄与
を最小にすることが可能になる。 パワーＶＤＭＯＳデバイスのＲｏｎ抵抗への付加的な寄
与に加えて、Ｎ′埋設層を通る横方向移動の抵抗に起因
して、更にＮ°接点（シンカー）拡散部に起因して、パ
ワーデバイスのＲｏｎ抵抗は、パワーデバイスの形、つ
まり前記パワーデバイス（ＶＤＭＯＳトランジスター）
を構成する単位ＶＤＭＯＳセルの形状及び大きさくつま
り充填密度）に顕著に依存する。この態様においても、
パワートランジスターの単位セルの構造の自己整列条件
下の製造を意図する本発明の集積回路は、単一の単位セ
ルのサイズの最小化とその充填密度の増加を提供する。 １５μｍのセルサイズを使用するＲｏｎＸ専有面積の積
の最適の最小値は、９から１０μｍの内部セル空間につ
いて得られる。 ７に等しい２種の単一フィンガー間にサイドバイサイド
で配設された多数のセルに個する上記積の値は５．９２
ｘｌＯ−’Ω・ｄに等しい。 ＶＤＭＯＳパワートランジスターのしきい電圧値は、主
としてゲート酸化物の厚さと、ソース及びドレーン領域
間のゾーン中の横方向に拡散したボディ領域のピークの
不純物濃度に関連する。前記ボディ領域のドーピングプ
ロフィールは集積回路中で必然的に多機能的であり、か
つそれは本明細書中で後述する通り意図する用途の観点
において集積回路の特殊な要求の機能に予備セットされ
てもよい。 高電圧Ｐ−ＭＯＳトランジスター 高電圧ＶＤＭＯＳパワーデバイスの駆動要求を満足する
ために、少なくともその駆動電圧に等しい値だけＶＤＭ
Ｏ３最大電圧を越える供給電圧を維持する逆極性の素子
を有することが必要である。 本発明によると、硼素インブラントステップを加えるこ
とにより他のマスキングステップを必要とすることなく
、Ｐ−チャンネルＭＯＳデバイス中にドレーン延長領域
を形成することが可能で、これによりパワーＶＤＭＯＳ
トランジスターから伝達される最大電圧値を越えてその
逆バイアスブレークダウン電圧を増加させることができ
る。ゲートに向かうドレーン領域のこのような低いドー
ピング延長領域は、ドレーンとゲート間の重なり領域中
の表面電界の強度を低下させて、これにより逆電圧能を
大きく増加させる。 ＣＭＯＳトランジスター 自己分離ＣＭＯ３構造が、ＶＤＭＯ５製造プロセスの一
連の操作にＰ−ウェル形成ステップを加えることにより
形成される。該Ｐ−ウェルは、上記した砒素の拡散によ
り得られるソース及びドレーンを有するＮ−ＭＯＳ ト
ランジスターのチャンネル領域を与える。Ｐ−ＭＯ３Ｉ
−ランシスターでは、エピタキシャル層はチャンネル領
域を表し、ソース及びドレーンはＶＤＭＯＳチャンネル
領域を形成するために使用される硼素拡散により得るこ
とができる。 Ｐ−チャンネルＣＭＯ５Ｉ−ランシスターのしきい値電
圧は、高電圧０ＭＯ３構造の逆ブレークダウン要件によ
り限定されるエピタキシャル層抵抗値によりセットされ
る。その値は硼素イオンの弱いインブラントにより調整
することができる。Ｐ−ウェルのドーピングレベルとＰ
−チャンネルデバイスのしきい電圧調整ドーピングレベ
ル間のトレードオフは、付加的なマスキングステップを
必要とすることなく逆極性のデバイス間の補足的なしき
い値電圧を与える。実際に、要求されるドーピング調整
は回路の他の集積構造に何等の影響も与えることがない
ほど弱いものである。 小さい分路抵抗のＮ“埋設層上を成長したエピタキシャ
ル層及びＰ−ウェル領域の周囲のＰ゛リング組み合わせ
は、ＣＭＯ３構造に固有であるパラシチソクなサイリス
クのラッチアンプ磁化率の顕著に改良された信頼性を与
える。 バイポーラ−トランジスター 横方向ＰＮＰ ｌ−ランシスターの電気的特性は、エピ
タキシャル層の抵抗と、エミッターとコレクターのＰ゛
接合間のスペーシングとに関連する。 ペース及びエミッターとして、それぞれそのボディ及び
ソース領域を形成するＤＭＯ３＋−ランシスター構造中
に含まれる同じドーパントプロフィールを使用すること
により、非常に再現性の高い電気的特性、つまり比較的
低いが極端に一定化した（Ｔｃ電流が２０年を越える）
ゲイン（ｈＦＥ＝３０）、逆バイアスブレークダウン電
圧ＢＶＣＥＯ＝３５Ｖ、ＢＶＣＢＯ＃６０Ｖ及びＢＶＥ
ＢＯ＃７．５Ｖ、及びカットオフ周波数約３００ＭＨｚ
を有する縦型ＮＰＮトランジスターを実現化することが
できる。 標準バイポーラ−トランジスター製造プロセスに関する
ｈＦＥパラメータの約±５％である小さい広がりは、本
質的にＶＬＳＩ ＭＯＳプロセスである本発明の集積
回路の製造プロセスの非常に制御された特性に起因する
。この特殊性は、ｈＦＥパラメータの比較的低い値を大
きく補償する。 必要に応じて次に、ゲッタリングステップの前に熱処理
ステップに悪影響を与えることのないプロセスのフロー
チャート中の酸化物エツチングが続（他のマスキングス
テップを加えることにより、大きなゲイン（ｈＦＥ＝２
００〜３００）と約ＩＧＨｚである高いカットオフ周波
数を有する縦型ＮＰＮ トランジスターも集積すること
が可能になる。 これらの変形型ＮＰＮトランジスター構造では、ベース
は以前の縦型ＮＰＮ構造と同じドーピングプロフィール
を有するが、エミッター領域はより深＜ （＝１．８
μｍ）、ゲッタリングと「シロックス」再フロー化プロ
セスステップの間にリンを付着させることにより、リン
がドープされている。 これらの高ゲイン縦型ＮＰＮ Ｉ−ランシスターは、Ｂ
ＹＣＢＯ＃６０Ｖ、ＢＶＣＥＯ＃２５Ｖ及びＢＶＥＢＯ
”＝７．５Ｖである逆バイアスブレークダウン電圧を示
す。 第３のタイプのバイポーラ−縦型ＮＰＮトランジスター
を、低いゲインの第１のタイプのＮＰＮトランジスター
の同じ砒素ドープしたエミッターを利用し、かつベース
として０ＭＯ３構造のＰ−ウェル領域のドーピングプロ
フィールを利用することにより、形成することができる
。この第３のタイプのＮＰＮトランジスターは比較的高
いゲイ７ （ｈＦＥ−２５０）とＢＶＣＢＯＩ４９０Ｖ
、ＢＶＣＥＯ＃４０Ｖ及びＢＶＥＢＯ＝１６Ｖである逆
バイアスブレークダウン電圧を示す。ベースの幅広さく
＃４μｍ）に起因して、これらのＮＰＮトランジスター
では、カットオフ周波数は他のタイプのＮＰＮ トラン
ジスター（＝１４０ＭＨｚ）より僅かに小さい。
本発明及びその異なった態様及び利点は、添付図面を参
照しながら行う、本発明の集積回路を製造するために使
用される製造プロセスの詳細な説明を通して容易に理解
されるであろう。 第１図から第２５図は、本発明に従って回路を製造する
操作又はステップの順序を示す半導体ウェハーの概略部
分拡大断面図である。これらの図示はプロセスの本質的
な部分のみに焦点を合わせ、イオンインブラント操作の
選択的調整、接点を開口するための特別な技術等を含ん
でいない。更に、実際には拡散は他の介在するインブラ
ント操作やガス相からの付着により妨害され製造されて
いるウェハーが受ける加熱処理操作の終了までは完全に
はならないが、それらの形成を示すそれぞれの断面図に
おいて拡散は完全であるとした。 第２６図は、高電圧動作に好適な本発明の一実施例の集
積回路の概略断面図である。 （発明の詳細な説明） 第１図に示されているように、出発の半導体ウェハー１
は＜ｉｏｏ＞の結晶学的方向性を有し、高抵抗が２から
４Ω・ｃａ＋であるＰ型の単結晶シリコン基板であり、
その表面は約７０００人の酸化物層が成長するまで熱酸
化されている。それぞれがパワーＶＤＭＯＳトランジス
ター、ＣＭＯＳトランジスター、ＮＰＮトランジスター
、ＰＮＰトランジスター及び高電圧Ｐ−チャンネルＭＯ
Ｓトランジスター（Ｈ，Ｖ、Ｐ−ｃｈ ＭＯＳ）の形
成用である活性エリアが、フォトレジストを使用する第
１のマスキング又はパターニングステップと、引き続い
て第２図に示すように下に位置する単結晶シリコンが露
出するまでおこなう露出した酸化物のプラズマアタック
により限定される。残りのフォトレジストを完全に除去
し露出したシリコン表面を熱的に再酸化した後、第３図
に示すようにアンチモンイオンの強いインブラントを行
う。 アンチモンがインブラントされたエリア中で起こり得る
結晶の損傷を除去するための焼なまし処理の後で、かつ
前記酸化シリコンの正確な除去の後に、第４図に示すよ
うに好ましくは１から３Ω・ｃｍまでの高抵抗を有する
Ｎ−型シリコンのエピタキシャル層２の成長を続けて行
う。比較的高温で起こるエピタキシャル層成長に伴って
、前記基板１の表面の限定されたエリア中に前もってイ
ンブラントされたアンチモンが拡散して図中に３で示さ
れたＮ゛埋設層を形成する。 前記シリコン表面を再度弱く酸化した後、第２のマスキ
ングステップを行ってＰ−ウェル領域のエリアを限定し
、第５図に示すように対応するウィンドーを通して硼素
イオンをインブラントする。 厚い酸化物（ＳｉＯ□）Ｎが形成されるまでウェハーの
酸化的熱処理を行うことにより、第６図に示すように、
Ｐ−ウェル領域４のシリコン中の前記硼素原子の予備的
拡散も得られる。 分ｉ！ｉ！（）ツブ分離）接合を作るためのエリアが、
第３のマスキングステップにより限定され、そして酸化
物層が前記シリコンが露出するまでアタックされる。第
７図に示すように前記ウィンドーを通して硼素が付着さ
れる。 次いで該ウェハーを拡散熱処理する。硼素は前記エピタ
キシャル層２の全厚に亘って拡散してＰ゛分離接合部５
を形成し、同時に前記Ｐ−ウェル領域４中の硼素の拡散
が進行する。その後第８図に示す、ように前記ウェハー
の表面を再度酸化する。 それを通して縦型配置デバイスのための埋設層５との接
点拡散部が形成されるエリアが第４のマスキングステッ
プにより限定され、第９図に示されるようにそれぞれの
ウィンドーを通してリンが付着される。 リンは拡散してＮ゛接点拡散部６ （シンカー）を形成
し、前記ウェハーの表面上の酸化物層の連続性が適切な
酸化処理により第１０図に示す通りに再度回復される。 第５のマスキングステップ（第１１図）により前記酸化
物層は再度アタックされてウィンドーを形成し、該ウィ
ンドーを通して強い硼素インブラントが行われ（第１２
図）、強くドープされたＰ゛領域形成される。このプロ
セスステップによりインブラントされた硼素が拡散した
後に第１３図に示すように次の領域が形成される；つま
り、０ＭＯ３構造の固有のバラシチックなＮＰＮ トラ
ンジスターのゲインを減少させる手段となる前記■ＤＭ
Ｏ３Ｉ−ランシスターの中央ボディ領域７；横型（及び
／又は縦型）ＰＮＰトランジスターのエミッター８及び
コレクター領域９；それぞれＰ−チャンネルＭＯＳトラ
ンジスターのソース及びドレーン用であるＰ３型接点領
域１０及び１１；ＮＰＮトランジスターのベース領域７
ｂ（図中に示されている実施例用）、更にＣＭＯＳ構造
のＮ−チャンネルＭＯＳトランジスターの周囲にあるリ
ング状である「チャンネルストッパー」領域の名称で知
られる領域１２である。同じ図面中に砒素のインブラン
トも示され２、これは次の第１４図に示されるように好
適なフォトレジストマスク（第６のマスキング操作）の
開口を通した強調された「アンダーカット」により酸化
シリコン層をアタックする既知の技術として知られてい
る。 残りのフォトレジストを除去し、厚い電界酸化物層１３
により被覆されていないエリア中のシリコンを露出させ
た後、ゲート酸化物Ｎ１４（約８５０人）を熱的に成長
させかつ焼なましを行う（第１５図）。 約４５００人の厚さの多結晶シリコンの第１のレベルの
層をＬＰＧＶＤプロセスにより付着させ、多結晶シリコ
ン１５をリンでドープする（第１６図）。 ＭＯ３構造のゲート１６とＤＭＯＳパワートランジスタ
ーの電界プレート１７を第７のパターニングステップに
より限定する（第１７図）、。 第８のパターニングステップ（第１８図）により、フォ
トレジストマスクにより好適なウィンドーを限定し、適
度な硼素インブラントを進行させて、パワーＶＤＭＯＳ
トランジスター、ＮＰＮ トランジスターのベース領域
、及びＰ−チャンネルＭＯＳトランジスターのソース及
びドレーン領域のための横方向のボディ延長領域を限定
する。第１８図中で容易に観察できるように、ＭＯＳデ
バイスの活性エリアでの硼素インブラントは実質的に多
結晶シリコンにより限定される「開口」を通して起こり
、そして図面に示された特別のＶＤＭＯＳパワートラン
ジスターの実施例では多結晶シリコン電界プレート１７
によっても限定される。 第１９図に示されるように、硼素拡散熱処理により、Ｖ
ＤＭＯ３ｌ−ランシスターのボディ領域７のためのＰ型
横方向延長領域１８が、ＰチャンネルＭＯＳｌ−ランシ
スターのソース領域用延長領域１９及びＣＭＯＳ構造の
ＰチャンネルＭＯＳトランジスターのドレーン領域用の
横方向の延長Ｐ型頭域２０とともに形成される。同じ拡
散熱処理の間、前記ＶＤＭＯＳトランジスターのＰ０中
央ボディ領域７と前もって形成された種々のａ、ｔｉさ
れたデバイスに属する他のＰ″領域１２．１０．１１．
７ｂ、９及び８）は実質的にそれらの最終的な大きさに
達するまで広がる。 残りのフォトレジストを除去した後、弱い硼素インブラ
ントを行う（第２０図）。 Ｎ＋タブをイ乍るための引き続くアンチモンインブラン
ト用のエリアを第９のバターニングステップと引き続く
酸化物アタックにより限定する（第２１図）。強いアン
チモンインブラントは次の目的を有している。つまり、
これまで述べてきたことに従って、例えば横方向のＰＮ
Ｐ トランジスターのベース領域： ＶＤＭＯＳトラン
ジスターのソース領域；ゲート多結晶シリコン構造の対
応する端部により遮蔽されかつそれと整列しているＮ−
チャンネルＭＯＳトランジスターのソース及びドレーン
領域；そのベース領域が図面に示すように前記ＶＤＭＯ
５トランジスターの横方向のボディ延長領域の硼素ドー
ピングプロフィールを利用するか又はＰ−ウェル領域４
の硼素ドーピングプロフィールを利用することかにより
形成されることができるＮＰＮトランジスターのエミッ
ター領域のための電気的接点ゾーンを前記エピタキシャ
ル層中に形成することである。 第２１図のＶＤＭＯＳトランジスターの構造において、
前記アンチモンインブラントは前記横力向ボディ延長領
域を作るための硼素インブラントに使用した多結晶シリ
コンを通る同じ開口を通して行われる（第１８図参照）
。 フォトレジストマスクが除去されウェハーが拡散と表面
酸化熱処理を受けた該ウェハーの断面が第２２図に示さ
れている。この図中には、ＶＤＭＯＳトランジスターの
Ｎ４ソース領域２２、Ｎ−チャンネルＭＯＳトランジス
ターのソース２３及びドレーン２４ｗ４域、Ｐ−チャン
ネルＭＯＳトランジスターのボディ接点領域２５、ＮＰ
ＮＩ−ランシスターのエミッター領域２６及びＰＮＰ
！−ランシスターのベース接点領域２７が示されている
。 この拡散熱処理の間に、第２０図で示したステップでイ
ンブラントされた少量の硼素も拡散して高電圧Ｐ−チャ
ンネルＭＯＳトランジスター中にＰ−型ドレーン延長領
域２８を形成する。第２０図に示されたステップでマス
クを利用することなく少量がインブラントされかつ明ら
かに他の露出した領域上にも付着された硼素は、引き続
く砒素のインブラントと拡散によりこれらの他の露出し
た領域中での拡散が抑制され、該砒素は実際上は２種の
ドーパント間の周知の相互メカニズムを利用することに
より硼素の拡散を抑制する。 ＶＤＭＯＳデバイス中のソース形成とＮ−チャンネルＭ
ＯＳデバイス中のソース及びドレーン形成は、対応する
それぞれの多結晶シリコンゲート構造との自己整列条件
下で行われる。 第２３図に示すように、本製造プロセスは続いてガス相
からリンでドープされた酸化シリコン（ＰＳＧ）２９を
付着すること、高密度化処理を行うこと、及びリン「ゲ
ッタリング」付着、続いてガラス質層の再フロー処理を
行うことにより進行する。 接点開口は第１０のパターニングステップにより行われ
、続いて酸化シリコンの複合層（ＰＳＧ２９＋熟成長さ
せたＳｉＯ□ １３）のアタックを行う（第２４図）。 シリコン−アルミニウム合金を付着させ第１１のマスキ
ングステップによりパターニングを行い、続いてアルミ
ニウム合金のアタックと焼結熱処理を行い、これにより
集積回路の前部の異なった接点間に金属製の相互接続が
形成される（第２５図）。 絶縁不動態層（Ｐ−蒸気又はＳ ｉ ３ Ｎｍ ）が付
着され、パッドエリアが第１２の（最後の）マスキング
操作により限定される。前記不動態層のアタック、前記
ウェハーの後側の仕上げと金属化により本製造ステップ
が終了する。 勿論本発明の集積回路製造プロセスの一連の操作の間に
、特別な集積回路で要求される抵抗、コンデンサー、ダ
イオード、漏れの少ないダイオード等の受動回路素子だ
けでなく、本発明の詳細な説明の前に述べたような異な
った構造を有するＮＰＮトランジスター、分離されたコ
レクター縦型ＰＮＰ トランジスターのような他の活性
デバイスを容易に形成することができる。 本製造プロセスは特別の態様を実施するためにより以上
のマスキングステップを加えることにより修正すること
もできる。例えば１００〜１５０■を超える電圧での動
作に好適なＶＤＭＯＳパワートランジスター及びインタ
ーフェースＰ−チャンネルＭＯＳトランジスターが望ま
しいときは、前記エピタキシャル層の厚さを増加するこ
とが必要である。この場合には、まず前記エピタキシャ
ル層を成長させる前に、まずいわゆる底部分離（Ｐ゛）
及び底部接点（Ｎ”）領域を形成しかつ基板の限定され
たエリア上に対応するドーパントをインブラントするこ
とにより、深い電気接点（シンカー）領域、Ｐ゛型分＃
層等を２段階で形成することが有用である。該対応する
拡散領域はこれによりいわゆるトップ分離（Ｐ゛）及び
シンカー（Ｎ”）？Ｊ域を通って到達する。 このような本発明の集積回路の変形例が第２６図の概略
断面図中に示され、該図面は２５０ｖを超える動作電圧
用に設計されたＶＤＭＯＳパワートランジスター及びＨ
ｌＶ、Ｐ−チャンネルＭＯ３駆動トランジスターを具備
する集積回路の構造を示している。 図面から分かるように、Ｐ＋分離ゾーンは第１の底部分
離拡散層５ｂとトップ分離拡散層５ｔを重ね合わすこと
により得ることができる。同様に埋設層３とのＮ゛接点
領域も底部拡散層６ｂとトップ拡散Ｎ６ｔを重ね合わす
ことにより得ることができる。 非常に高い電圧用として、Ｎ−チャンネルＭＯＳトラン
ジスターの前記Ｐ−ウェル領域４の硼素拡散プロフィー
ルを利用して前記高度にドープされた中央ドレーン領域
１１の周囲に第１のドレーン延長ゾーン３０を形成する
ことにより、前記Ｐ−チャンネル駆動ＭＯＳトランジス
ターのドレーン延長領域の形状を更に改良することが可
能である。この第１のドレーン延長ゾ、−ン３０のすぐ
外側に、第２の非常に弱くドープされた（Ｐ−） ド
レーン延長領域を、第２０．２１及び２２図に関連して
述べたように、形成することができる。第２６図の断面
には、漏れの小さいダイオード（ＬＬＤ）の集積も示さ
れている。該ダイオードのＰ゛領域３１は、その上に対
応するＮ°埋設Ｎ３３形成のために前もってアンチモン
がインブラントされたエリアである基板表面に硼素をイ
ンブラントすることにより形成することができる。漏れ
の小さいダイオードの場合にこのようなＮ゛埋設層３３
形成のためには、アンチモンに加えてリンをインブラン
トすることが必要であり、これによりＰ４領域３１中に
硼素により補償されない電荷を増加させ（硼素はアンチ
モンを超えて拡散する）、従ってＮ″領領域３／Ｐ基板
１接合のブレークダウン電圧を増加させる。ＨＡエピタ
キシャル成長の間、前記アンチモン／リン及び硼素の両
者は拡散してそれぞれＮ＋埋設層３３とＰ゛埋設頌域３
１を作り出す。アノード性領域３１を有するＰ゛接点拡
散層３２がトップ分離拡散１５を形成の間に形成され、
一方前記アノード性領域３１を囲むＮ゛領域３３に接触
するスクリーンＮ゛拡散層３４がシンカー拡散Ｊ１６を
形成の間に形成される。 本発明の集積回路は非常に多くの分野における顕著な適
用可能性を提供する。特に、パワーデバイスと高電圧イ
ンターフェース（駆動）デバイスを漏れの小さいダイオ
ードと集積する可能性は、論理レベル、ＴＴＬ又はＣＭ
Ｏ３両立性信号による集積回路の入力において駆動する
ことのできるＤＣ及びステッピングモータのコントロー
ルのためのモノリチックに集積されたシステムを製造す
ることを許容する。この種のデバイスは、電気モータや
誘導負荷を高い供給電圧及び１．５〜２Ａの高い負荷Ｄ
Ｃ電流で（スイッチングモードで）駆動させることがで
き、かつ高いスイッチング速度（３００ｋＨｚ）におい
て高効率で動作させることができる。過渡条件において
、該回路は「パッケージ」の熱定数によってのみ限定さ
れる時間の間５Ａまでの電流で負荷を駆動することがで
きる。浪費される電力レベルも低く （１，５Ａの負
荷電流で約１．５Ｗ）、この特徴は熱シンクの必要なく
ＤＩＰパッケージ中のダイの挿入を可能にする。 （発明の効果） 既知の混合技術デバイスと異なって、本発明者らは、互
いに他から分離された１個より多いＶＤＭＯＳパワート
ランジスターを同じチップ上に集積することを許容する
ことに加えて、従来のＶＤＭＯ３構造の最も優れた構成
に、非常に高い供給電圧に耐えることきできるＰ−チャ
ンネルＭＯＳトランジスター構造、ＣＭＯＳトランジス
ター、縦型ＮＰＮ及びＰＮＰバイポーラ−トランジスタ
ー及び卓越した電気的特性を有する他の半導体回路素子
を有するＶＤＭＯ３構造を両立させて集積させるという
目的を達成した０本発明の集積回路によると、その製造
プロセスの両立性の制限により指示されるパワーＶＤＭ
ＯＳトランジスターの形状及び電気的特性は最早不要で
あり、パワートランジスターはその特殊な用途の機能に
おいて正確に最適化することができ、高性能パワートラ
ンジスターとして正確に評価されることができる。 このことは、最小の１２回のマスキングステップにより
実施される驚くべき簡略性を維持するいわゆる混合技術
プロセス中でパワートランジスターを形成するための本
発明の教示に従うことにより、それらのパラメータの最
適化に課される技術的制限がなくなるということを示す
ことに寄与する。
照しながら行う、本発明の集積回路を製造するために使
用される製造プロセスの詳細な説明を通して容易に理解
されるであろう。 第１図から第２５図は、本発明に従って回路を製造する
操作又はステップの順序を示す半導体ウェハーの概略部
分拡大断面図である。これらの図示はプロセスの本質的
な部分のみに焦点を合わせ、イオンインブラント操作の
選択的調整、接点を開口するための特別な技術等を含ん
でいない。更に、実際には拡散は他の介在するインブラ
ント操作やガス相からの付着により妨害され製造されて
いるウェハーが受ける加熱処理操作の終了までは完全に
はならないが、それらの形成を示すそれぞれの断面図に
おいて拡散は完全であるとした。 第２６図は、高電圧動作に好適な本発明の一実施例の集
積回路の概略断面図である。 （発明の詳細な説明） 第１図に示されているように、出発の半導体ウェハー１
は＜ｉｏｏ＞の結晶学的方向性を有し、高抵抗が２から
４Ω・ｃａ＋であるＰ型の単結晶シリコン基板であり、
その表面は約７０００人の酸化物層が成長するまで熱酸
化されている。それぞれがパワーＶＤＭＯＳトランジス
ター、ＣＭＯＳトランジスター、ＮＰＮトランジスター
、ＰＮＰトランジスター及び高電圧Ｐ−チャンネルＭＯ
Ｓトランジスター（Ｈ，Ｖ、Ｐ−ｃｈ ＭＯＳ）の形
成用である活性エリアが、フォトレジストを使用する第
１のマスキング又はパターニングステップと、引き続い
て第２図に示すように下に位置する単結晶シリコンが露
出するまでおこなう露出した酸化物のプラズマアタック
により限定される。残りのフォトレジストを完全に除去
し露出したシリコン表面を熱的に再酸化した後、第３図
に示すようにアンチモンイオンの強いインブラントを行
う。 アンチモンがインブラントされたエリア中で起こり得る
結晶の損傷を除去するための焼なまし処理の後で、かつ
前記酸化シリコンの正確な除去の後に、第４図に示すよ
うに好ましくは１から３Ω・ｃｍまでの高抵抗を有する
Ｎ−型シリコンのエピタキシャル層２の成長を続けて行
う。比較的高温で起こるエピタキシャル層成長に伴って
、前記基板１の表面の限定されたエリア中に前もってイ
ンブラントされたアンチモンが拡散して図中に３で示さ
れたＮ゛埋設層を形成する。 前記シリコン表面を再度弱く酸化した後、第２のマスキ
ングステップを行ってＰ−ウェル領域のエリアを限定し
、第５図に示すように対応するウィンドーを通して硼素
イオンをインブラントする。 厚い酸化物（ＳｉＯ□）Ｎが形成されるまでウェハーの
酸化的熱処理を行うことにより、第６図に示すように、
Ｐ−ウェル領域４のシリコン中の前記硼素原子の予備的
拡散も得られる。 分ｉ！ｉ！（）ツブ分離）接合を作るためのエリアが、
第３のマスキングステップにより限定され、そして酸化
物層が前記シリコンが露出するまでアタックされる。第
７図に示すように前記ウィンドーを通して硼素が付着さ
れる。 次いで該ウェハーを拡散熱処理する。硼素は前記エピタ
キシャル層２の全厚に亘って拡散してＰ゛分離接合部５
を形成し、同時に前記Ｐ−ウェル領域４中の硼素の拡散
が進行する。その後第８図に示す、ように前記ウェハー
の表面を再度酸化する。 それを通して縦型配置デバイスのための埋設層５との接
点拡散部が形成されるエリアが第４のマスキングステッ
プにより限定され、第９図に示されるようにそれぞれの
ウィンドーを通してリンが付着される。 リンは拡散してＮ゛接点拡散部６ （シンカー）を形成
し、前記ウェハーの表面上の酸化物層の連続性が適切な
酸化処理により第１０図に示す通りに再度回復される。 第５のマスキングステップ（第１１図）により前記酸化
物層は再度アタックされてウィンドーを形成し、該ウィ
ンドーを通して強い硼素インブラントが行われ（第１２
図）、強くドープされたＰ゛領域形成される。このプロ
セスステップによりインブラントされた硼素が拡散した
後に第１３図に示すように次の領域が形成される；つま
り、０ＭＯ３構造の固有のバラシチックなＮＰＮ トラ
ンジスターのゲインを減少させる手段となる前記■ＤＭ
Ｏ３Ｉ−ランシスターの中央ボディ領域７；横型（及び
／又は縦型）ＰＮＰトランジスターのエミッター８及び
コレクター領域９；それぞれＰ−チャンネルＭＯＳトラ
ンジスターのソース及びドレーン用であるＰ３型接点領
域１０及び１１；ＮＰＮトランジスターのベース領域７
ｂ（図中に示されている実施例用）、更にＣＭＯＳ構造
のＮ−チャンネルＭＯＳトランジスターの周囲にあるリ
ング状である「チャンネルストッパー」領域の名称で知
られる領域１２である。同じ図面中に砒素のインブラン
トも示され２、これは次の第１４図に示されるように好
適なフォトレジストマスク（第６のマスキング操作）の
開口を通した強調された「アンダーカット」により酸化
シリコン層をアタックする既知の技術として知られてい
る。 残りのフォトレジストを除去し、厚い電界酸化物層１３
により被覆されていないエリア中のシリコンを露出させ
た後、ゲート酸化物Ｎ１４（約８５０人）を熱的に成長
させかつ焼なましを行う（第１５図）。 約４５００人の厚さの多結晶シリコンの第１のレベルの
層をＬＰＧＶＤプロセスにより付着させ、多結晶シリコ
ン１５をリンでドープする（第１６図）。 ＭＯ３構造のゲート１６とＤＭＯＳパワートランジスタ
ーの電界プレート１７を第７のパターニングステップに
より限定する（第１７図）、。 第８のパターニングステップ（第１８図）により、フォ
トレジストマスクにより好適なウィンドーを限定し、適
度な硼素インブラントを進行させて、パワーＶＤＭＯＳ
トランジスター、ＮＰＮ トランジスターのベース領域
、及びＰ−チャンネルＭＯＳトランジスターのソース及
びドレーン領域のための横方向のボディ延長領域を限定
する。第１８図中で容易に観察できるように、ＭＯＳデ
バイスの活性エリアでの硼素インブラントは実質的に多
結晶シリコンにより限定される「開口」を通して起こり
、そして図面に示された特別のＶＤＭＯＳパワートラン
ジスターの実施例では多結晶シリコン電界プレート１７
によっても限定される。 第１９図に示されるように、硼素拡散熱処理により、Ｖ
ＤＭＯ３ｌ−ランシスターのボディ領域７のためのＰ型
横方向延長領域１８が、ＰチャンネルＭＯＳｌ−ランシ
スターのソース領域用延長領域１９及びＣＭＯＳ構造の
ＰチャンネルＭＯＳトランジスターのドレーン領域用の
横方向の延長Ｐ型頭域２０とともに形成される。同じ拡
散熱処理の間、前記ＶＤＭＯＳトランジスターのＰ０中
央ボディ領域７と前もって形成された種々のａ、ｔｉさ
れたデバイスに属する他のＰ″領域１２．１０．１１．
７ｂ、９及び８）は実質的にそれらの最終的な大きさに
達するまで広がる。 残りのフォトレジストを除去した後、弱い硼素インブラ
ントを行う（第２０図）。 Ｎ＋タブをイ乍るための引き続くアンチモンインブラン
ト用のエリアを第９のバターニングステップと引き続く
酸化物アタックにより限定する（第２１図）。強いアン
チモンインブラントは次の目的を有している。つまり、
これまで述べてきたことに従って、例えば横方向のＰＮ
Ｐ トランジスターのベース領域： ＶＤＭＯＳトラン
ジスターのソース領域；ゲート多結晶シリコン構造の対
応する端部により遮蔽されかつそれと整列しているＮ−
チャンネルＭＯＳトランジスターのソース及びドレーン
領域；そのベース領域が図面に示すように前記ＶＤＭＯ
５トランジスターの横方向のボディ延長領域の硼素ドー
ピングプロフィールを利用するか又はＰ−ウェル領域４
の硼素ドーピングプロフィールを利用することかにより
形成されることができるＮＰＮトランジスターのエミッ
ター領域のための電気的接点ゾーンを前記エピタキシャ
ル層中に形成することである。 第２１図のＶＤＭＯＳトランジスターの構造において、
前記アンチモンインブラントは前記横力向ボディ延長領
域を作るための硼素インブラントに使用した多結晶シリ
コンを通る同じ開口を通して行われる（第１８図参照）
。 フォトレジストマスクが除去されウェハーが拡散と表面
酸化熱処理を受けた該ウェハーの断面が第２２図に示さ
れている。この図中には、ＶＤＭＯＳトランジスターの
Ｎ４ソース領域２２、Ｎ−チャンネルＭＯＳトランジス
ターのソース２３及びドレーン２４ｗ４域、Ｐ−チャン
ネルＭＯＳトランジスターのボディ接点領域２５、ＮＰ
ＮＩ−ランシスターのエミッター領域２６及びＰＮＰ
！−ランシスターのベース接点領域２７が示されている
。 この拡散熱処理の間に、第２０図で示したステップでイ
ンブラントされた少量の硼素も拡散して高電圧Ｐ−チャ
ンネルＭＯＳトランジスター中にＰ−型ドレーン延長領
域２８を形成する。第２０図に示されたステップでマス
クを利用することなく少量がインブラントされかつ明ら
かに他の露出した領域上にも付着された硼素は、引き続
く砒素のインブラントと拡散によりこれらの他の露出し
た領域中での拡散が抑制され、該砒素は実際上は２種の
ドーパント間の周知の相互メカニズムを利用することに
より硼素の拡散を抑制する。 ＶＤＭＯＳデバイス中のソース形成とＮ−チャンネルＭ
ＯＳデバイス中のソース及びドレーン形成は、対応する
それぞれの多結晶シリコンゲート構造との自己整列条件
下で行われる。 第２３図に示すように、本製造プロセスは続いてガス相
からリンでドープされた酸化シリコン（ＰＳＧ）２９を
付着すること、高密度化処理を行うこと、及びリン「ゲ
ッタリング」付着、続いてガラス質層の再フロー処理を
行うことにより進行する。 接点開口は第１０のパターニングステップにより行われ
、続いて酸化シリコンの複合層（ＰＳＧ２９＋熟成長さ
せたＳｉＯ□ １３）のアタックを行う（第２４図）。 シリコン−アルミニウム合金を付着させ第１１のマスキ
ングステップによりパターニングを行い、続いてアルミ
ニウム合金のアタックと焼結熱処理を行い、これにより
集積回路の前部の異なった接点間に金属製の相互接続が
形成される（第２５図）。 絶縁不動態層（Ｐ−蒸気又はＳ ｉ ３ Ｎｍ ）が付
着され、パッドエリアが第１２の（最後の）マスキング
操作により限定される。前記不動態層のアタック、前記
ウェハーの後側の仕上げと金属化により本製造ステップ
が終了する。 勿論本発明の集積回路製造プロセスの一連の操作の間に
、特別な集積回路で要求される抵抗、コンデンサー、ダ
イオード、漏れの少ないダイオード等の受動回路素子だ
けでなく、本発明の詳細な説明の前に述べたような異な
った構造を有するＮＰＮトランジスター、分離されたコ
レクター縦型ＰＮＰ トランジスターのような他の活性
デバイスを容易に形成することができる。 本製造プロセスは特別の態様を実施するためにより以上
のマスキングステップを加えることにより修正すること
もできる。例えば１００〜１５０■を超える電圧での動
作に好適なＶＤＭＯＳパワートランジスター及びインタ
ーフェースＰ−チャンネルＭＯＳトランジスターが望ま
しいときは、前記エピタキシャル層の厚さを増加するこ
とが必要である。この場合には、まず前記エピタキシャ
ル層を成長させる前に、まずいわゆる底部分離（Ｐ゛）
及び底部接点（Ｎ”）領域を形成しかつ基板の限定され
たエリア上に対応するドーパントをインブラントするこ
とにより、深い電気接点（シンカー）領域、Ｐ゛型分＃
層等を２段階で形成することが有用である。該対応する
拡散領域はこれによりいわゆるトップ分離（Ｐ゛）及び
シンカー（Ｎ”）？Ｊ域を通って到達する。 このような本発明の集積回路の変形例が第２６図の概略
断面図中に示され、該図面は２５０ｖを超える動作電圧
用に設計されたＶＤＭＯＳパワートランジスター及びＨ
ｌＶ、Ｐ−チャンネルＭＯ３駆動トランジスターを具備
する集積回路の構造を示している。 図面から分かるように、Ｐ＋分離ゾーンは第１の底部分
離拡散層５ｂとトップ分離拡散層５ｔを重ね合わすこと
により得ることができる。同様に埋設層３とのＮ゛接点
領域も底部拡散層６ｂとトップ拡散Ｎ６ｔを重ね合わす
ことにより得ることができる。 非常に高い電圧用として、Ｎ−チャンネルＭＯＳトラン
ジスターの前記Ｐ−ウェル領域４の硼素拡散プロフィー
ルを利用して前記高度にドープされた中央ドレーン領域
１１の周囲に第１のドレーン延長ゾーン３０を形成する
ことにより、前記Ｐ−チャンネル駆動ＭＯＳトランジス
ターのドレーン延長領域の形状を更に改良することが可
能である。この第１のドレーン延長ゾ、−ン３０のすぐ
外側に、第２の非常に弱くドープされた（Ｐ−） ド
レーン延長領域を、第２０．２１及び２２図に関連して
述べたように、形成することができる。第２６図の断面
には、漏れの小さいダイオード（ＬＬＤ）の集積も示さ
れている。該ダイオードのＰ゛領域３１は、その上に対
応するＮ°埋設Ｎ３３形成のために前もってアンチモン
がインブラントされたエリアである基板表面に硼素をイ
ンブラントすることにより形成することができる。漏れ
の小さいダイオードの場合にこのようなＮ゛埋設層３３
形成のためには、アンチモンに加えてリンをインブラン
トすることが必要であり、これによりＰ４領域３１中に
硼素により補償されない電荷を増加させ（硼素はアンチ
モンを超えて拡散する）、従ってＮ″領領域３／Ｐ基板
１接合のブレークダウン電圧を増加させる。ＨＡエピタ
キシャル成長の間、前記アンチモン／リン及び硼素の両
者は拡散してそれぞれＮ＋埋設層３３とＰ゛埋設頌域３
１を作り出す。アノード性領域３１を有するＰ゛接点拡
散層３２がトップ分離拡散１５を形成の間に形成され、
一方前記アノード性領域３１を囲むＮ゛領域３３に接触
するスクリーンＮ゛拡散層３４がシンカー拡散Ｊ１６を
形成の間に形成される。 本発明の集積回路は非常に多くの分野における顕著な適
用可能性を提供する。特に、パワーデバイスと高電圧イ
ンターフェース（駆動）デバイスを漏れの小さいダイオ
ードと集積する可能性は、論理レベル、ＴＴＬ又はＣＭ
Ｏ３両立性信号による集積回路の入力において駆動する
ことのできるＤＣ及びステッピングモータのコントロー
ルのためのモノリチックに集積されたシステムを製造す
ることを許容する。この種のデバイスは、電気モータや
誘導負荷を高い供給電圧及び１．５〜２Ａの高い負荷Ｄ
Ｃ電流で（スイッチングモードで）駆動させることがで
き、かつ高いスイッチング速度（３００ｋＨｚ）におい
て高効率で動作させることができる。過渡条件において
、該回路は「パッケージ」の熱定数によってのみ限定さ
れる時間の間５Ａまでの電流で負荷を駆動することがで
きる。浪費される電力レベルも低く （１，５Ａの負
荷電流で約１．５Ｗ）、この特徴は熱シンクの必要なく
ＤＩＰパッケージ中のダイの挿入を可能にする。 （発明の効果） 既知の混合技術デバイスと異なって、本発明者らは、互
いに他から分離された１個より多いＶＤＭＯＳパワート
ランジスターを同じチップ上に集積することを許容する
ことに加えて、従来のＶＤＭＯ３構造の最も優れた構成
に、非常に高い供給電圧に耐えることきできるＰ−チャ
ンネルＭＯＳトランジスター構造、ＣＭＯＳトランジス
ター、縦型ＮＰＮ及びＰＮＰバイポーラ−トランジスタ
ー及び卓越した電気的特性を有する他の半導体回路素子
を有するＶＤＭＯ３構造を両立させて集積させるという
目的を達成した０本発明の集積回路によると、その製造
プロセスの両立性の制限により指示されるパワーＶＤＭ
ＯＳトランジスターの形状及び電気的特性は最早不要で
あり、パワートランジスターはその特殊な用途の機能に
おいて正確に最適化することができ、高性能パワートラ
ンジスターとして正確に評価されることができる。 このことは、最小の１２回のマスキングステップにより
実施される驚くべき簡略性を維持するいわゆる混合技術
プロセス中でパワートランジスターを形成するための本
発明の教示に従うことにより、それらのパラメータの最
適化に課される技術的制限がなくなるということを示す
ことに寄与する。
第１．２．３．４．５．６．７．８．９．１Ｏ１１１，
１２，１３，１４，１５，１６，１７，１８，１９，２
０，２１２２，２３，２４，２５図は、本発明に係わる
集積回路を製造する複数の工程の一例を示す各工程にお
けるデバイスの断面図、゛第２６図は、本発明に係わる
集積回路の一実施例を示す概略断面図である。 １・・ウェハー ２・・エピタキシャル層３・・Ｎ０埋
設層 ４・・Ｐ−ウェル ５・・Ｐ゛分離層 ６・・Ｎ゛接点拡散部７・・中央ボ
ディ領域 ８・・エミッタ−９・・コレクター １０・
・Ｐ９接点領域１１・・Ｐ゛接点領域 １２・・チャンネルストッパー領域 １３・・電界酸化物層 １４・・ゲート酸化物 １５・・多結晶シリコン １６・・ゲート １７・・電解プレート１８・・延長領
域 １９・・ソース領域２０・・ドレーン領域 ２２・
・ソース領域２３・・ソース領域 ２４・・ドレーン領
域２５・・ボディ接点領域 ２６・・エミッター領域 ２７・・ベース領域２８・・
ドレーン延長領域 ２９・・酸化シリコン ３０・・ドレーン延長ゾーン ３１・・Ｐ０領域
１２，１３，１４，１５，１６，１７，１８，１９，２
０，２１２２，２３，２４，２５図は、本発明に係わる
集積回路を製造する複数の工程の一例を示す各工程にお
けるデバイスの断面図、゛第２６図は、本発明に係わる
集積回路の一実施例を示す概略断面図である。 １・・ウェハー ２・・エピタキシャル層３・・Ｎ０埋
設層 ４・・Ｐ−ウェル ５・・Ｐ゛分離層 ６・・Ｎ゛接点拡散部７・・中央ボ
ディ領域 ８・・エミッタ−９・・コレクター １０・
・Ｐ９接点領域１１・・Ｐ゛接点領域 １２・・チャンネルストッパー領域 １３・・電界酸化物層 １４・・ゲート酸化物 １５・・多結晶シリコン １６・・ゲート １７・・電解プレート１８・・延長領
域 １９・・ソース領域２０・・ドレーン領域 ２２・
・ソース領域２３・・ソース領域 ２４・・ドレーン領
域２５・・ボディ接点領域 ２６・・エミッター領域 ２７・・ベース領域２８・・
ドレーン延長領域 ２９・・酸化シリコン ３０・・ドレーン延長ゾーン ３１・・Ｐ０領域
Claims (1)
- （１）Ｎ＾＋型ソース領域；Ｐ＾＋型中央ボディ領域；
多結晶シリコンゲート電極と、取り囲む電界酸化物構造
上を広がる多結晶シリコン電界プレートに自己整列する
Ｐ型横方向ボディ延長領域；及びＮ＾＋埋設層及びＮ＾
＋シンカー拡散層によりドレーン電極に接続されたＮ＾
−ドレーンエピタキシャル層を有する、少なくとも１個
のエンハンスメント型の多結晶シリコンゲートの接合分
離されたＮ−チャンネルのＶＤＭＯＳトランジスターと
；対応するゲート電極と自己整列するＰ型ソース延長領
域を有し、かつＰ＾＋型中央ドレーン領域の両側にＰ＾
−＾−型ドレーン延長領域を有し、該ドレーン延長領域
が、多結晶シリコンゲート電極及び取り囲む電界酸化物
構造と自己整列している少なくとも１個のエンハンスメ
ント型の接合分離されたＰ−チャンネルのＭＯＳトラン
ジスターと；ＣＭＯＳトランジスター、ＮＰＮトランジ
スター、ＰＮＰトランジスター及び漏れの小さいダイオ
ードから成る群に属する少なくとも１個の他の接合分離
された半導体デバイスと； 前記Ｐ型横方向ボディ延長領域中及び前記Ｎ＾＋型ソー
ス領域中のそれぞれのドーパントの拡散距離間の差異に
より限定される前記ＶＤＭＯＳトランジスターのチャン
ネル領域とを含んで成り；前記ＰチャンネルＭＯＳトラ
ンジスターが、前記Ｐ＾−＾−型ドレーン延長領域によ
り増加し、前記ＶＤＭＯＳトランジスターの逆ブレーク
ダウン電圧より大きい逆ブレークダウン電圧を有してい
るモノリチックに集積された回路。 ２、ＰチャンネルＭＯＳトランジスターが、Ｐ＾＋型中
央ドレーン領域の両側に第１のＰ＾−型ドレーン延長領
域を、そして該第１のドレーン延長領域の両側に第２の
Ｐ＾−＾−型ドレーン延長領域を有している特許請求の
範囲第１項に記載のモノリチックに集積された回路。 ３、１２回のマスキングステップにより製造される特許
請求の範囲第１項又は第２項に記載のモノリチックに集
積された回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT83657/86A IT1201856B (it) | 1986-11-10 | 1986-11-10 | Integrazione monolitica di transistori vdmos di poternza isolati ad alta prestazione e di transistori mos a canale p per alta tensione assieme a transistori csmo, npn, pnp e diodi a bassa perdita |
| IT83657A/86 | 1986-11-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63296367A true JPS63296367A (ja) | 1988-12-02 |
Family
ID=11323688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62284097A Pending JPS63296367A (ja) | 1986-11-10 | 1987-11-10 | 分離された高性能パワーｖｄｍｏｓトランジスター及び高電圧ｐ−チャンネルｍｏｓトランジスターとをｃｍｏｓ、ｎｐｎ、ｐｎｐトランジスター及び漏れの小さいダイオードとともにモノリチックに集積させた構造 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0267882A1 (ja) |
| JP (1) | JPS63296367A (ja) |
| KR (1) | KR880006787A (ja) |
| IT (1) | IT1201856B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296260A (ja) * | 1990-04-16 | 1991-12-26 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| US5296409A (en) * | 1992-05-08 | 1994-03-22 | National Semiconductor Corporation | Method of making n-channel and p-channel junction field-effect transistors and CMOS transistors using a CMOS or bipolar/CMOS process |
| DE69330564T2 (de) * | 1993-12-15 | 2002-06-27 | Stmicroelectronics S.R.L., Agrate Brianza | Integrierte Schaltung die eine EEPROM-Zelle und einen MOS-Transistor enthält |
| DE10001868B4 (de) * | 2000-01-18 | 2006-03-16 | Infineon Technologies Ag | Avalanchefester Randabschluß für ein planares Halbleiterleistungsbauelement |
| US6849491B2 (en) * | 2001-09-28 | 2005-02-01 | Dalsa Semiconductor Inc. | Method of making high-voltage bipolar/CMOS/DMOS (BCD) devices |
| CN101976680B (zh) * | 2010-09-16 | 2012-11-28 | 中国电子科技集团公司第二十四研究所 | 增加集成电路器件集成密度的半导体制造方法 |
| CN109524395B (zh) * | 2017-09-19 | 2020-09-11 | 世界先进积体电路股份有限公司 | 半导体装置及其制造方法 |
| CN110648921B (zh) * | 2019-10-08 | 2023-01-24 | 北京锐达芯集成电路设计有限责任公司 | 一种n沟道耗尽型vdmos器件及其制作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3581797D1 (de) * | 1984-12-27 | 1991-03-28 | Toshiba Kawasaki Kk | Misfet mit niedrigdotiertem drain und verfahren zu seiner herstellung. |
-
1986
- 1986-11-10 IT IT83657/86A patent/IT1201856B/it active
-
1987
- 1987-10-27 EP EP87830379A patent/EP0267882A1/en not_active Withdrawn
- 1987-11-07 KR KR870012601A patent/KR880006787A/ko not_active Ceased
- 1987-11-10 JP JP62284097A patent/JPS63296367A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0267882A1 (en) | 1988-05-18 |
| IT8683657A0 (it) | 1986-11-10 |
| IT1201856B (it) | 1989-02-02 |
| KR880006787A (ko) | 1988-07-25 |
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