JPS6329978A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS6329978A JPS6329978A JP61174450A JP17445086A JPS6329978A JP S6329978 A JPS6329978 A JP S6329978A JP 61174450 A JP61174450 A JP 61174450A JP 17445086 A JP17445086 A JP 17445086A JP S6329978 A JPS6329978 A JP S6329978A
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- JP
- Japan
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- thin film
- film transistor
- polycrystalline silicon
- manufacturing
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は、大面積のアクティブ・マトリックス液晶ディ
スプレイ等に応用される薄膜トランジスタの製造方法に
関するものであり、特に、ガラスの歪点温度以下の低温
プロセスで形成される薄膜トランジスタの高性能化を図
るようにした薄膜トランジスタの製造方法に関するもの
である。
スプレイ等に応用される薄膜トランジスタの製造方法に
関するものであり、特に、ガラスの歪点温度以下の低温
プロセスで形成される薄膜トランジスタの高性能化を図
るようにした薄膜トランジスタの製造方法に関するもの
である。
＜ｗ″′″″１ゝ 富
近年、液晶ディスプレイの大面積化、＼品質化に伴い、
その駆動方式も従来の時分割方式から単純マトリックス
方式、更にアクティブ・マトリックス方式へと移りつつ
ある。この方法では致方を超える画素を有する液晶ディ
スプレイが可能であるが、各画素毎にスイッチング・ト
ランジスタをつ 形成する必要がある。一方、表示能鷲の高いツイステッ
ド・ネマティック・モードが使えること、及びカラー化
するための透過型ディスプレイが可能なことなどから、
ディスプレイ基板には、ガラスや石英などの透明基板が
使われている。特に、大面積化を進める際には、安価な
ガラス基板が好ましく、アクティブ・マトリックス方式
の液晶ディスプレイ等にあっては、このガラス基板上に
薄膜トランジスタを形成することが必要となる。
その駆動方式も従来の時分割方式から単純マトリックス
方式、更にアクティブ・マトリックス方式へと移りつつ
ある。この方法では致方を超える画素を有する液晶ディ
スプレイが可能であるが、各画素毎にスイッチング・ト
ランジスタをつ 形成する必要がある。一方、表示能鷲の高いツイステッ
ド・ネマティック・モードが使えること、及びカラー化
するための透過型ディスプレイが可能なことなどから、
ディスプレイ基板には、ガラスや石英などの透明基板が
使われている。特に、大面積化を進める際には、安価な
ガラス基板が好ましく、アクティブ・マトリックス方式
の液晶ディスプレイ等にあっては、このガラス基板上に
薄膜トランジスタを形成することが必要となる。
薄膜トランジスタの活性層としては、通常、アモルファ
ス・シリコンや多結晶シリコンが用いられるが、駆動回
路まで一体化して薄膜トランジスタで形成しようとする
場合には、動作速度の大きい多結晶シリコンが有望とな
る。
ス・シリコンや多結晶シリコンが用いられるが、駆動回
路まで一体化して薄膜トランジスタで形成しようとする
場合には、動作速度の大きい多結晶シリコンが有望とな
る。
〈発明が解決しようとする問題点〉
多結晶シリコンには結晶粒界が多数存在し、これがバン
ドギャップ中に局在準位を形成している。
ドギャップ中に局在準位を形成している。
したがってゲート電極に電圧を印加してゆくと、チャン
ネル領域の多結晶シリコンに誘起された電荷は、まず局
在準位に捕獲され、次いでキャリアとして界面に蓄積さ
れる。このため、局在準位を埋める分だけトランジスタ
の閾値電圧は大きくなり、特に駆動回路を形成する際に
不都合である。
ネル領域の多結晶シリコンに誘起された電荷は、まず局
在準位に捕獲され、次いでキャリアとして界面に蓄積さ
れる。このため、局在準位を埋める分だけトランジスタ
の閾値電圧は大きくなり、特に駆動回路を形成する際に
不都合である。
通常の多結晶シリコン・トランジスタの製造に際しては
、多結晶シリコンを９００〜１０００℃でアニールして
結晶粒径を拡大させることにより、局在準位を減少させ
、閾値電圧の低減を果たしている。しかし、安価なガラ
ス基板を用いる場合、上述の高温アニーμといつ工程は
使えない。それに代わる方法として水素プラズマにより
ダングリンクーボ４ドをターミネイトする方法が挙げら
れるが、その効果はまだ充分とは言えない。
、多結晶シリコンを９００〜１０００℃でアニールして
結晶粒径を拡大させることにより、局在準位を減少させ
、閾値電圧の低減を果たしている。しかし、安価なガラ
ス基板を用いる場合、上述の高温アニーμといつ工程は
使えない。それに代わる方法として水素プラズマにより
ダングリンクーボ４ドをターミネイトする方法が挙げら
れるが、その効果はまだ充分とは言えない。
本発明は、上記の点に鑑みて創案されたものであり、安
価で大面積化が容易なガラス基板が利用できる低温プロ
セスによる高性能薄膜トランジスタの製造方法を提供す
ることを目的としたものであり、特に、多結晶シリコン
を活性層とするＭＩＳ型電界効果トランジスタにおいて
、低い閾値電圧を実現する薄膜トランジスタの製造方法
を提供することを目的としている。
価で大面積化が容易なガラス基板が利用できる低温プロ
セスによる高性能薄膜トランジスタの製造方法を提供す
ることを目的としたものであり、特に、多結晶シリコン
を活性層とするＭＩＳ型電界効果トランジスタにおいて
、低い閾値電圧を実現する薄膜トランジスタの製造方法
を提供することを目的としている。
く問題点を解決するための手段〉
上記の目的を達成するため、本発明は、少なくとも表面
が絶縁物質である基板の一生面上に形成された活性層に
ＭＩＳ型電界効果トランジスタを形成する薄膜トランジ
スタの製造方法において、チャンネル領域にソース領域
及びドレイン領域と同型の不純物を注入するように構成
している。
が絶縁物質である基板の一生面上に形成された活性層に
ＭＩＳ型電界効果トランジスタを形成する薄膜トランジ
スタの製造方法において、チャンネル領域にソース領域
及びドレイン領域と同型の不純物を注入するように構成
している。
また、本発明の実施態様として、活性層を多結晶シリコ
ンで構成し、上記のチャンネル領域に不純物を注入する
工程に於いてチャンネルが形成される表面及び、その近
傍にのみ不純物を注入するように構成している。またこ
のチャンネル領域に注入する不純物の表面に於ける濃度
は１０１７〜１０１９／ｃｍ３であり、かつ、この不純
物の膜厚方向の広がりが２００Ａ以下であるように設定
するのが好ましい。
ンで構成し、上記のチャンネル領域に不純物を注入する
工程に於いてチャンネルが形成される表面及び、その近
傍にのみ不純物を注入するように構成している。またこ
のチャンネル領域に注入する不純物の表面に於ける濃度
は１０１７〜１０１９／ｃｍ３であり、かつ、この不純
物の膜厚方向の広がりが２００Ａ以下であるように設定
するのが好ましい。
多結晶シリコン膜には、上述したように多数の局在準位
が存在しているため、これを活性層として用いたトラン
ジスタは、閾値電圧が大きくなるという問題点があるが
、活性層を構成する多結晶シリコン膜に、ソース及びド
レインと同型の不純物を注入することにより、チャンネ
ル領域でキャリアの生成が促進され、閾値電圧が低下す
る。また不純物注入を活性層表面近傍に局所化すること
により、活性層中央部及び下部でのリーク電流が抑えら
れ、活性層全体に不純物注入した場合に比ベオフ電流を
小さくすることができる。このように、多結晶シリコン
薄膜を活性層とするトランジスタで最も本質的な問題の
ひとつである高閾値電圧を解決する上で、上述の不純物
表面注入は大変有効な方法であり、特に、本発明の実施
態様としてガラスの歪点温度以下の基板温度において形
成した多結晶シリコン薄膜活性層の表面近傍にのみ、ソ
ース及びドレインと同型の不純物を注入することにより
、トランジスタとしてのオフ電流が増大することなく、
閾値電圧が低下することになる。
が存在しているため、これを活性層として用いたトラン
ジスタは、閾値電圧が大きくなるという問題点があるが
、活性層を構成する多結晶シリコン膜に、ソース及びド
レインと同型の不純物を注入することにより、チャンネ
ル領域でキャリアの生成が促進され、閾値電圧が低下す
る。また不純物注入を活性層表面近傍に局所化すること
により、活性層中央部及び下部でのリーク電流が抑えら
れ、活性層全体に不純物注入した場合に比ベオフ電流を
小さくすることができる。このように、多結晶シリコン
薄膜を活性層とするトランジスタで最も本質的な問題の
ひとつである高閾値電圧を解決する上で、上述の不純物
表面注入は大変有効な方法であり、特に、本発明の実施
態様としてガラスの歪点温度以下の基板温度において形
成した多結晶シリコン薄膜活性層の表面近傍にのみ、ソ
ース及びドレインと同型の不純物を注入することにより
、トランジスタとしてのオフ電流が増大することなく、
閾値電圧が低下することになる。
〈実施例〉
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａＪ〜ｆｇｌはそれぞれ、本発明の一実施例と
しての多結晶シリコン薄膜トランジスタの作製の各プロ
セスにおける素子断面を示す図である。
しての多結晶シリコン薄膜トランジスタの作製の各プロ
セスにおける素子断面を示す図である。
本発明を実施するに当たり、少なくとも表面が絶縁物質
である基板として、パイレックス−ガラス基板１を用い
、第１図（ａ＋に示すように、まず、有機洗浄及び酸洗
浄したパイレックス・ガラス基板１上に、真空蒸着法に
より、多結晶シリコン薄膜２を蒸着し、活性層部をパタ
ーニングした。多結晶シリコン薄膜の形成は、基板温度
５００℃。
である基板として、パイレックス−ガラス基板１を用い
、第１図（ａ＋に示すように、まず、有機洗浄及び酸洗
浄したパイレックス・ガラス基板１上に、真空蒸着法に
より、多結晶シリコン薄膜２を蒸着し、活性層部をパタ
ーニングした。多結晶シリコン薄膜の形成は、基板温度
５００℃。
真空度３Ｘ１０−５Ｐａ、成膜速度１００λ／ｍｉｎの
条件で行ない膜厚は１００ＯＡであった。
条件で行ない膜厚は１００ＯＡであった。
次に、この多結晶シリコン薄膜２上にイオン注入深さ制
御用に膜厚１０００Ａのシリコン酸化膜３を常圧ＣＶＤ
法で堆積した後、ボロンイオン（ＩＩＢ＋）を１５Ｋｅ
Ｖ でＩ Ｘ Ｉ Ｏ”個／ｄ注入し、活性層チャン
ネル領域の表面及びその近傍に不純物が注入されるよう
にした（第１図（ｂ））。このイオン注入工程により注
入したボロンの表面における濃度は２．２Ｘ１０／Ｊで
あり、膜厚方向への広がりは６０Ａとなった。次に、こ
のシリコン酸化膜３を除去した後、第１図ＦＣ＋に示す
ように、常圧ＣＶＤ法により、基板温度４２０℃でゲー
ト絶縁膜となるシリコン酸化膜４を１００ＯＡ堆積し、
酸素雰囲気中５５０℃で２時間アニールを行なって、膜
質の向上を図った。
御用に膜厚１０００Ａのシリコン酸化膜３を常圧ＣＶＤ
法で堆積した後、ボロンイオン（ＩＩＢ＋）を１５Ｋｅ
Ｖ でＩ Ｘ Ｉ Ｏ”個／ｄ注入し、活性層チャン
ネル領域の表面及びその近傍に不純物が注入されるよう
にした（第１図（ｂ））。このイオン注入工程により注
入したボロンの表面における濃度は２．２Ｘ１０／Ｊで
あり、膜厚方向への広がりは６０Ａとなった。次に、こ
のシリコン酸化膜３を除去した後、第１図ＦＣ＋に示す
ように、常圧ＣＶＤ法により、基板温度４２０℃でゲー
ト絶縁膜となるシリコン酸化膜４を１００ＯＡ堆積し、
酸素雰囲気中５５０℃で２時間アニールを行なって、膜
質の向上を図った。
次に、前述の真空蒸着法により、多結晶シリコ７５ ヲ
４００ ＯＡ蒸着した後、フォトリソグラフィーにより
、ゲート電極を形成した（第１図（ｄ））。
４００ ＯＡ蒸着した後、フォトリソグラフィーにより
、ゲート電極を形成した（第１図（ｄ））。
次いで、第１図（ｅｐｉｃ示すように、イオン注入時の
汚染防止用に常圧ＣＶＤ法により、シリコン酸化膜６を
１００ＯＡ堆積した後ボロンイオン（ＩＩＢ＋）を７０
ＫｅＶ で３Ｘ１０１”個／−注入した。ター前記シ
リコン酸化膜６の表面を２００＾エツチングした後、層
間絶縁膜となるシリコン酸化膜７を常圧ＣＶＤ法で５０
０ ＯＡ堆積し、更に、ボロンイオン活性化のために窒
素雰囲気中５００℃で１時間アニールを行なった。
汚染防止用に常圧ＣＶＤ法により、シリコン酸化膜６を
１００ＯＡ堆積した後ボロンイオン（ＩＩＢ＋）を７０
ＫｅＶ で３Ｘ１０１”個／−注入した。ター前記シ
リコン酸化膜６の表面を２００＾エツチングした後、層
間絶縁膜となるシリコン酸化膜７を常圧ＣＶＤ法で５０
０ ＯＡ堆積し、更に、ボロンイオン活性化のために窒
素雰囲気中５００℃で１時間アニールを行なった。
次に第１図（ｆｌＶＣ示すように、ソース及びドレイン
部のコンタクトホー／Ｉ／８及び９を開口し、スパッタ
法でＡＪ？Ｓｉを５０００Ａ堆積した後、第１図（ｇｌ
Ｅ示すように、フォトリソグラフィーにより、ソース電
極ＩＯ及びドレイン電極ＩＩを形成した。
部のコンタクトホー／Ｉ／８及び９を開口し、スパッタ
法でＡＪ？Ｓｉを５０００Ａ堆積した後、第１図（ｇｌ
Ｅ示すように、フォトリソグラフィーにより、ソース電
極ＩＯ及びドレイン電極ＩＩを形成した。
最後に水素雰囲気中４４０℃で３０分間アニールを行な
った後、圧力１００Ｐａの水素プラズマ中３００℃で３
０分間水素化を行ない、ダングリングボンドのターミネ
ーションを行なって、薄膜トランジスタを完成した。
った後、圧力１００Ｐａの水素プラズマ中３００℃で３
０分間水素化を行ない、ダングリングボンドのターミネ
ーションを行なって、薄膜トランジスタを完成した。
上記実施例との比較のため、同時に活性層チャンネル領
域全体にイオン注入（注入条件５０ ＫｅＶ。
域全体にイオン注入（注入条件５０ ＫｅＶ。
５×１ＯＩ３個／ｃｔ！、注入した不純物の表面におけ
る濃度２．４Ｘ １０１８／ｃ−Ａ）した薄膜トランジ
スタ、及び従来例としてのチャンネル領域にはイオン注
入していない薄膜トランジスタを作製した。なお、この
場合の他のプロセスは上記実施例と同一とした。
る濃度２．４Ｘ １０１８／ｃ−Ａ）した薄膜トランジ
スタ、及び従来例としてのチャンネル領域にはイオン注
入していない薄膜トランジスタを作製した。なお、この
場合の他のプロセスは上記実施例と同一とした。
第２図は、上記のようにして作製した薄膜トランジスタ
のゲート電圧対ドレイン電流特性を示したものであり、
Ａはチャンネル表面のみイオン注入したもの、Ｂはチャ
ンネル領域全体にイオン注入したもの、Ｃはチャンネル
領域に゛イオン注入していないものである。
のゲート電圧対ドレイン電流特性を示したものであり、
Ａはチャンネル表面のみイオン注入したもの、Ｂはチャ
ンネル領域全体にイオン注入したもの、Ｃはチャンネル
領域に゛イオン注入していないものである。
尚、！膜トランジスタのチャネル長、チャネル幅は共１
ｃＩＯμｍであり、ソースに対するドレインのバイアス
電圧は−ＩＶである。
ｃＩＯμｍであり、ソースに対するドレインのバイアス
電圧は−ＩＶである。
第２図より明らかなように、チャンネル表面注入によっ
て、オフ電流の増大を抑え、かつ低閾値電圧を実現して
いることが解る。
て、オフ電流の増大を抑え、かつ低閾値電圧を実現して
いることが解る。
上記実施例ではチャンネル領域へのイオン注入条件とし
て、注入深さ制御膜＋０００Ａ、注入電圧１５ＫｅＶ、
注入量ｌＸｌ０ 個／ ａｄで行なったが、閾値電圧
に対する効果は、蒸着した多結晶シリコン膜の膜質によ
って大きく変わるため、成膜条件を変える度に最適化す
る必要がある。また注入量を増加させれば閾値電圧は低
下するが、同時にオフ電流が増加するので、素子として
要求される閾値電圧及びオフ電流を実現するような注入
条件を見い出す必要があり注入される不純物の表面に於
ける濃度は１０１７〜１０１９／ｃ！ 、又、膜厚方向
の広がりは２００Ａ以下であることが望ましい。
て、注入深さ制御膜＋０００Ａ、注入電圧１５ＫｅＶ、
注入量ｌＸｌ０ 個／ ａｄで行なったが、閾値電圧
に対する効果は、蒸着した多結晶シリコン膜の膜質によ
って大きく変わるため、成膜条件を変える度に最適化す
る必要がある。また注入量を増加させれば閾値電圧は低
下するが、同時にオフ電流が増加するので、素子として
要求される閾値電圧及びオフ電流を実現するような注入
条件を見い出す必要があり注入される不純物の表面に於
ける濃度は１０１７〜１０１９／ｃ！ 、又、膜厚方向
の広がりは２００Ａ以下であることが望ましい。
〈発明の効果〉
以上のように、本発明によれば、ガラス基板等の表面が
絶縁物質である基板上に薄膜トランジスタを形成するに
際して、活性層多結晶シリコン薄膜のチャンネル領域に
ソース及びドレインと同型の不純物を注入することによ
り、閾値電圧を低下させることが可能となり、更に活性
層多結晶シリコン薄膜のチャンネル領域の表面近傍にの
みソース及びドレインと同型の不純物を注入するように
なせば、オフ電流を増大させることなく、閾値電圧を低
下させることが可能となる。これにより、安価なガラス
基板等を用いたアクティブ・マトリックス・パネルの製
造が可能となり、大面積薄型ディスプレイなどへの応用
が期待される。
絶縁物質である基板上に薄膜トランジスタを形成するに
際して、活性層多結晶シリコン薄膜のチャンネル領域に
ソース及びドレインと同型の不純物を注入することによ
り、閾値電圧を低下させることが可能となり、更に活性
層多結晶シリコン薄膜のチャンネル領域の表面近傍にの
みソース及びドレインと同型の不純物を注入するように
なせば、オフ電流を増大させることなく、閾値電圧を低
下させることが可能となる。これにより、安価なガラス
基板等を用いたアクティブ・マトリックス・パネルの製
造が可能となり、大面積薄型ディスプレイなどへの応用
が期待される。
第１図ｔａ＋乃至（ｇｌはそれぞれ本発明の一実施例と
しての多結晶シリコン薄膜トランジスタの作製の各プロ
セスに於ける素子断面を示す図、第２図は作製した多結
晶シリコン薄膜トランジスタの特性を示す図である。 ■・・・パイレックス自ガラス（絶縁基板）、２・・・
多結晶シリコン薄膜（活性層）、３・・・シリコン酸化
膜（イオン注入深さ制御用）、４・・・シリコン酸化膜
（ゲート絶縁膜）、５・・・多結晶シリコン膜（ゲート
電極）、６・・・シリコン酸化膜（イオン注入汚染防止
用）、７・・・シリコン酸化膜（層間絶縁λ 膜）、８・・・コンタクトホール（ソーｘ部）、９−・
・コンタクトホー／Ｖ（ドレイン部） 、１０−ＡＪ？
Ｓｉ（ソース電極）、１１・・・Ａ６Ｓｉ（ドレイン電
極）。 代理人 弁理士 杉 山 毅 至（他１名）−，１）
−２７−１００（ｙ） ゲート電圧 第２図
しての多結晶シリコン薄膜トランジスタの作製の各プロ
セスに於ける素子断面を示す図、第２図は作製した多結
晶シリコン薄膜トランジスタの特性を示す図である。 ■・・・パイレックス自ガラス（絶縁基板）、２・・・
多結晶シリコン薄膜（活性層）、３・・・シリコン酸化
膜（イオン注入深さ制御用）、４・・・シリコン酸化膜
（ゲート絶縁膜）、５・・・多結晶シリコン膜（ゲート
電極）、６・・・シリコン酸化膜（イオン注入汚染防止
用）、７・・・シリコン酸化膜（層間絶縁λ 膜）、８・・・コンタクトホール（ソーｘ部）、９−・
・コンタクトホー／Ｖ（ドレイン部） 、１０−ＡＪ？
Ｓｉ（ソース電極）、１１・・・Ａ６Ｓｉ（ドレイン電
極）。 代理人 弁理士 杉 山 毅 至（他１名）−，１）
−２７−１００（ｙ） ゲート電圧 第２図
Claims (1)
- 【特許請求の範囲】 １、少なくとも表面が絶縁物質である基板の一主面上に
形成された活性層にＭＩＳ型電界効果トランジスタを形
成する薄膜トランジスタの製造方法において、 チャンネル領域にソース領域及びドレイン領域と同型の
不純物を注入する工程を含んでなることを特徴とする薄
膜トランジスタの製造方法。 ２、前記チャンネル領域に不純物を注入する工程は、チ
ャンネルが形成される表面及びその近傍にのみ不純物を
注入するようになしたことを特徴とする特許請求の範囲
第１項記載の薄膜トランジスタの製造方法。 ３、前記活性層が多結晶シリコンであることを特徴とす
る特許請求の範囲第１項記載の薄膜トランジスタの製造
方法。 ４、前記チャンネル領域に注入する不純物の表面におけ
る濃度が１０＾１＾７〜１０＾１＾９／ｃｍ＾３であり
、かつ、該不純物の膜厚方向の広がりが２００Å以下で
あることを特徴とする特許請求の範囲第１項記載の薄膜
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174450A JPS6329978A (ja) | 1986-07-23 | 1986-07-23 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174450A JPS6329978A (ja) | 1986-07-23 | 1986-07-23 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329978A true JPS6329978A (ja) | 1988-02-08 |
Family
ID=15978707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174450A Pending JPS6329978A (ja) | 1986-07-23 | 1986-07-23 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329978A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215669A (ja) * | 1988-07-01 | 1990-01-19 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JPH02231040A (ja) * | 1984-03-27 | 1990-09-13 | Kanegafuchi Chem Ind Co Ltd | 米菓類の製造方法 |
| EP0566838A3 (en) * | 1992-02-21 | 1996-07-31 | Matsushita Electric Industrial Co Ltd | Manufacturing method of thin film transistor |
-
1986
- 1986-07-23 JP JP61174450A patent/JPS6329978A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02231040A (ja) * | 1984-03-27 | 1990-09-13 | Kanegafuchi Chem Ind Co Ltd | 米菓類の製造方法 |
| JPH0215669A (ja) * | 1988-07-01 | 1990-01-19 | Ricoh Co Ltd | 半導体装置の製造方法 |
| EP0566838A3 (en) * | 1992-02-21 | 1996-07-31 | Matsushita Electric Industrial Co Ltd | Manufacturing method of thin film transistor |
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