JPS63300366A - ヒストグラム演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、特に画素の濃淡値をパラメータにとり、各
濃淡値について対応する画素の個数を計数するヒストグ
ラム演算回路に関する。

（従来の技術） 従来、この種のヒストグラム演算回路は、処理の高速化
のために第３図に示すように２つのチーフルメモリ１１
．１２を用いたタプルバッファ方式を適用するのが一般
的であった。第３図の回路においては、図示せぬ画像デ
ータバスからの入力画像データは、その転送周期（シス
テムサイクル）Ｔで交互にレジスタ（ＲＥＧ）　ｉｆ、
　１４にラッチされる。テーブルメモリ１１．１２はレ
ジスタ１３．１４からの出力データによって２Ｔ毎にア
ドレス指定される。テーブルメモリ１１．１２は２Ｔの
うちの最初のＩＴはリードモードに、後のＪＴはライト
モードに設定される。これにより、各２Ｔの前半におい
ては、テーブルメモリ１１からはレジスタ１３の内容（
Ａ、Ｃ・・・）に対応するアドレス位置の格納内容（ヒ
ストグラム演算の途中結果）が、読出しデータ（ＲＡ、
ＲＣ・・・）として第４図に示すようにデータライン２
１に読出され、テーブルメモリ１２からはレジスタ１４
の内容（Ｂ、Ｄ・・・）に対応するアドレス位置の格納
内容が、読出しデータ（ＲＢ。

ＲＤ・・・）として第４図に示すようにデータライン２
２に読出される。

データライン２１上のデータ（ＲＡ、ＲＣ・・・）は、
レジスタ（ＲＥＧ）１５にラッチされて加算器１７に出
力され、同加算器１７によって＋１される。この十１結
果は、３ステート（トライステート）レジスタ（ＴＳＲ
）１９にラッチされ、テーブルメモリ１１の各ライトモ
ードの期間（即ち２Ｔの後半）、テーブルメモリ１１へ
の書込みデータ（ＷＡ、ＷＣ・・・）としてデータライ
ン２１に出力される。このデータライン２１上のデータ
（ＷＡ、ＷＣ・・・）は、レジスタ１３の指定するテー
ブルメモリｌｌのアドレス（Ａ、Ｃ・・・）に書込まれ
、これによりヒストグラム演算の途中結果が更新される
。一方、テーブルメモリ１２上のデータ（ＲＡ、ＲＣ・
・・）は、レジスタ（ＲＥＧ）１６にラッチされて加算
器１８に出力され、同加算器１８によって＋１される。

この＋１結果は、３ステートレジスタ（ＴＳＲ）２０に
ラッチされ、テーブルメモリ１２の各ライトモードの期
間（即ち２Ｔの後半）、テーブルメモリ１２への書込み
データ（ＷＢ、ＷＤ・・・）としてデータライン２２に
出力される。このデータライン２２上のデータ（ＷＢ、
ＷＤ・・・）は、レジスタ１４の指定するテーブルメモ
リ１２のアドレス（Ｂ、Ｄ・・・）に書込まれ、これに
よりヒストグラム演算の途中結果が更新される。

第３図の回路では、原画像全体に上記した操作を繰返し
実行することにより、テーブルメモリ１１に例えば偶数
画素（原画像の１／２分）のヒストグラム演算結果が形
成され、テーブルメモリ１２に例えば奇数画素（原画像
の残りの１／２分）のヒストグラム演算結果が形成され
る。最後に、テーブルメモリ１１．１２の同一アドレス
の内容を加算することにより、ヒストグラム演算の最終
結果を得ることができる。

（発明が解決しようとする問題点） 上記した従来のヒストグラム演算回路では、テーブルメ
モリおよび加算器がそれぞれ２つ必要であり、ハードウ
ェア量が多くなると共に、制御が複雑となる問題があっ
た。また、最終結果を得るためには、２つのテーブルメ
モリの同一アドレスからその記憶値を読出して、その記
憶値を加算する回路が必要であり、ハードウェア量が一
層増加すると共に、制御が一層複雑となる問題もあった
。しかも、結果の読出しに時間を要していた。

勿論、ハードウェア量を削減するためには、テーブルメ
モリおよび加算器をそれぞれ１つにすることが考えられ
るが、テーブルメモリからの読出し−その読出しデータ
に対する＋１演算→演算結果のテーブルメモリへの書込
みまでの一連の処理を、画像転送周期（１サイクル）で
行なうことは、極めて困難であり、実現不可能であった
。

この発明は上記事情に鑑みてなされたものでその目的は
、ダブルバッファ方式を適用することなしにヒストグラ
ム演算の高速化が図れ、もってハードウェア量の削減と
制御の簡略化が図れるヒストグラム演算回路を提供する
ことにある。

［発明の構成］ （問題点を解決するための手段） この発明では、入力画像データを同データの転送周期Ｔ
でラッチする第１レジスタと、この第１レジスタからの
出力データをラッチする第２レジスタと、第１および第
２レジスタからの出力データを周期Ｔで交互に選択する
セレクタとが設けられる。このセレクタからの出力デー
タは、ヒストグラム演算結果（演算途中結果）を格納す
るためのテーブルメモリのアドレス指定に用いられる。

このテーブルメモリは、周期１／２・Ｔ毎にり一ドモー
ドとライトモードが繰返される。この発明では、更に、
テーブルメモリからの読出し出力データをラッチする第
３レジスタと、この第３レジスタからの出力データに固
定値“１”を加算する加算器と、この加算器の出力デー
タをラッチし、そのラッチ内容をテーブルメモリのライ
トモードの期間、同メモリに出力するトライステートレ
ジスタとが設けられる。

（作用） 上記の構成によれば、入力画像データに対応するテーブ
ルメモリの内容を連続する２周期（２Ｔ）の最初の周期
（Ｔ）の前半で読出し、この読出したテーブル内容に対
する＋１結果を後の周期（Ｔ）の後半でテーブルメモリ
の元の位置に書込む動作が、各周期（Ｔ）毎に転送され
る人力画像データについて連続的に行なえる。即ち、上
記の構成によれば、１つの入力画像データに対°応する
テーブルメモリ内容の読出し、この読出し内容に対する
＋１処理、および、この＋１処理結果のテーブルメモリ
への書込みから成る一連のヒストグラム演算処理を、１
サイクル毎１；順次転送される各入力画像データに対し
て、１サイクルのずれでパイプライン的に行なうことが
でき、１つの入力画像データについての一連のヒストグ
ラム演算処理を、実質的に１サイクルで処理することが
可能となる。

（実施例） 第１図はこの発明の一実施例に係るヒストグラム演算回
路のブロック構成を示すもので、３１はヒストグラム演
算の途中結果、或は最終結果を格納するためのテーブル
メモリである。このテーブルメモリ３１のデータ入出力
ボートＤは、データライン（メモリデータライン）　４
１に接続されている。

３２は図示せぬ画像データバスからの入力画像データを
その転送周期（システムサイクル）Ｔ毎にラッチするレ
ジスタ（ＲＥＧ）、３３はレジスタ３２からの出力デー
タをＩＴ毎にラッチするレジスタ（ＲＥＧ）、３４はレ
ジスタ３２．３８の出力データを各サイクルＴの前半／
後半で交互に切換え出力するセレクタである。セレクタ
３４の出力はテーブルメモリ３１のアドレスポートＡに
接続されている。

３５はテーブルメモリ３１からデータライン４１上に読
出されたデータをラッチするレジスタ、３７はレジスタ
３５からの出力データに“１”を加算する加算器（加算
機能を持つ演算器）、３９は加算器３７の出力データを
ラッチしてデータライン４１に出力する３ステート（ト
ライステート）レジスタ（Ｔ　Ｓ　Ｒ）である。

次に、第１図の構成の動作を、第２図のタイミングチャ
ートを参照して説明する。この実施例において、ヒスト
グラム演算対象画像（原画像）を構成する各画素の画像
データ（Ａ、Ｂ、Ｃ，Ｄ・・・）は、ラスクスキャン方
式で且つサイクルＴで画像データバス（図示せず）経由
で順次レジスタ（ＲＥＧ）３２に転送される。今、画像
データ（入力画像データ）Ａがレジスタ３２に転送され
たものとする。この画像データＡは、第２図に示すよう
に、サイクルＴＩの開始時にレジスタ３２にラッチされ
る。レジスタ３２にラッチされた画像データＡはセレク
タ８４の一方の入力に供給されると共に、レジスタ３３
に供給される。レジスタ３３に供給されたレジスタ３２
からの画像データＡは、第２図に示すように、（サイク
ルＴｌの）次のサイクルＴ２の開始時に（即ちレジスタ
３２へのラッチタイミングからＩＴ遅れて）レジスタ３
３にラッチされる。同時にレジスタ３２には、次の入力
画像Ｂがラッチされる。このようにして、レジスタ３２
．３３には、画像バス経由で転送される入力画像データ
が、常に１サイクル（ＩＴ）ずつずれてラッチされる。

レジスタ３２にラッチされた画像データは、前記したよ
うにセレクタ３４の一方の入力に供給される。

このセレクタ３４の他方の入力には、レジスタ３３にラ
ッチされた画像データが入力される。セレクタ３４は、
各サイクルの前半（最初の１／２・Ｔ）はレジスタ３２
からの画像データを選択し、後半（後の１／２・Ｔ）は
レジスタ３３からの画像データを選択する動作を繰返す
ように、図示せぬ制御回路によって制御される。したが
って、例えばサイクルＴｌでは、前半はレジスタ３２か
らの画像データＡが、後半はレジスタ３３からの画像デ
ータ（ここでは不定値）が、それぞれ選択されてテーブ
ルメモリ３１のアドレスポートＡに供給される。同様に
サイクルＴ２では、前半はレジスタ３２からの画像デー
タＢが、後半はレジスタ３３からの画像データＡが、そ
れぞれ選択されてテーブルメモリ３１のアドレスポート
Ａに供給される。

テーブルメモリ３１は、図示せぬ制御回路により、各サ
イクルの前半はリードモードに設定され、後半はライト
モードに設定される。したがってテーブルメモリ３１で
は、各サイクルの前半は、（セレクタ３４によって選択
出力される）レジスタ３２からの画像データの指定する
アドレスからのデータ（ヒストグラム演算結果、または
途中結果）読出しが行なわれ、後半は、（セレクタ３４
によって選択出力される）レジスタ３３からの画像デー
タの指定するアドレスへのデータ書込みが行なわれる。

例えばサイクルＴｌの前半では、レジスタ３２からの画
像データＡで指定されるテーブルメモリ３１の内容（画
像データＡと同一濃淡値を持つ画素数のこれまでの計数
結果）が、同メモリ３１から読出される。同様にサイク
ルＴ２の前半では、レジスタ３２からの画像データＢで
指定されるテーブルメモリ３１の内容が読出される。画
像データＡでアドレス指定されるテーブルメモリ３１か
らの読出しデータをＲＡと呼ぶ。同様に、データＢ、Ｃ
，Ｄ・・・でアドレス指定されるテーブルメモリ３１か
らの読出しデータをＲＢ、ＲＣ，ＲＤ・・・と呼ぶ。

テーブルメモリ３１からの読出しデータは、データライ
ン４１を介してレジスタ３５に供給される。データライ
ン４１上のデータは、各サイクルの中間で（前半の終了
時に）レジスタ３５にラッチされる。

したがってレジスタ３５の内容は、サイクルＴｌの中間
から次のサイクルＴ２の中間までのＩＴの間はＲＡとな
り、サイクルＴ２の中間から更に次のサイクルＴ３の中
間までのＩＴの間はＲＢとなる。

レジスタ３５からの出力データは加算器３７の一方の入
力（Ｂ入力）に供給され、他方の入力（Ａ入力）には固
定値“１”が供給される。加算器３７はレジスタ３５か
らの出力データに“１“を加算する。加算器３７の加算
結果は、３ステートレジスタ（ＴＳＧ）３９に供給され
る。ここで、データＲＡに対する加算器３７の加算結果
（＋１結果）をＷＡと呼ぶ。同様に、データＲＢ、ＲＣ
，ＲＤ・・・に対する加算器３７の加算結果（＋１結果
）をＷＢ。

ＷＣ，ＷＤ・・・と呼ぶ。

３ステートレジスタ３９に供給された加算器３７の加算
結果は、加算器３７の加算対象となったデータのレジス
タ３５へのラッチタイミングよりほぼＩＴ後に（即ち、
加算器３７の加算対象データがレジスタ３５にラッチさ
れたサイクルの次のサイクルのほぼ中間で）、同３ステ
ートレジスタ３９にラッチされる。３ステートレジスタ
３９は、加算器１７の加算結果をラッチすると、該当サ
イクルの後半だけ（出力イネーブル状態となって）その
ラッチ内容をデータライン４１に出力し、それ以外の期
間は、出力ディセーブル（出力ハイインピーダンス）状
態にする。したがって、データライン４１の内容は、例
えばサイクルＴ２の後半はＷＡとなり、次のサイクルＴ
３の後半はＷＢとなる。

各サイクルの後半、即ちテーブルメモリ３１がライトモ
ードにある期間中、３ステートレジスタ３９からデータ
ライン４１上に出力されている加算器３７の加算結果は
、テーブルメモリ３１のデータ入出力ポートＤに供給さ
れる。このポートＤに供給されている加算器３７の加算
結果は、（各サイクルの後半においてセレクタ３４によ
って選択出力される）レジスタ３３からの出力データの
指定するテーブルメモリ３１のアドレスに書込まれる。

レジスタ３３からの出力データは、例えばサイクルＴ２
ではＡであり、次のサイクルＴ３ではＢである。したが
って、例えばサイクルＴ２の後半にテーブルメモリ３１
に供給される加算結果ＷＡは、レジスタ３３からのデー
タＡの指定するテーブルメモリ３１のアドレス（加算前
のデータＲＡ、即ちデータＡと同一濃淡値を持つ画素数
のそれまでの計数結果が格納されていたアドレス）に書
込まれる。同様にサイクルＴ３の後半にテーブルメモリ
３１に供給される加算結果ＷＢは、レジスタ３３からの
データＢの指定するテーブルメモリ３■のアドレス（加
算前のデータＲＢ、即ちデータＢと同一濃淡値を持つ画
素数のそれまでの計数結果が格納されていたアドレス）
に書込まれる。

以上の動作を、最初の入力画像データＡについて以下に
整理して示す。データＡは、サイクルＴ１の開始時にレ
ジスタ３２にラッチされる。レジスタ３２にラッチされ
たデータＡは、サイクルＴｌの前半においてセレクタ３
４から選択出力され、リードモードにあるテーブルメモ
リ３１のアドレスを指定する。これにより、サイクルＴ
１の前半においては、データＡの指定するテーブルメモ
リ３１のアドレスの内容ＲＡがデータライン４１に読出
される。データライン４１上のＲＡは、サイクルＴＩの
ほぼ中間でレジスタ３５にラッチされ、加算器３７１；
出力される。上記ＲＡは、次のサイクルＴ２のほぼ中間
までのＩＴの間レジスタ３５にラッチされている。加算
器３７は、このＩＴの間にＲＡに１“を加算した加算結
果ＷＡを出力する。このＷＡはサイクルＴ２のほぼ中間
で３ステートレジスタ３９にラッチされ、サイクルＴ２
の後半（後の１／２・Ｔの期間）に、ライトモードにあ
るテーブルメモリ３１にデータライン４１を介して出力
される。テーブルメモリ３１は、サイクルＴ２の後半は
、セレクタ３４により選択出力されるレジスタ３３の内
容即ち最初の入力画像データＡによってアドレス指定さ
れる。この結果、加算器３７の加算結果であるＷＡは、
画像データＡの指定するテーブルメモリ３１のアドレス
（即ち、対応するＲＡが格納されていたテーブルメモリ
３１の元のアドレス）に書込まれる。

同様に、次の入力画像データＢ（の濃淡値）に対応する
テーブルメモリ３１の内容ＲＢは、サイクルＴ２の前半
で読出される（Ｔ２の後半は上記したようにＷＡの書込
みが行なわれる）。そして、ＲＢに対する＋１結果ＷＢ
は、サイクルＴ３の後半でテーブルメモリ３１の元のア
ドレスに書込まれる（Ｔ３の前半は画像データＢに続く
データＣに対応するテーブルメモリ３１の内容ＲＣの読
出しが行なわれる）。

上記した動作が、ヒストグラム演算対象画像（原画像）
を構成する全ての画素の画像データについて、繰返し行
なわれることにより、テーブルメモリ３１内にヒストグ
ラム演算結果が求められる。

［発明の効果］ 以上詳述したようにこの発明によれば、次に列挙する作
用効果を奏することができる。

■　１つの入力画像データに対応するテーブルメモリ内
容の読出し、この読出し内容に対する＋１処理、および
、この＋１処理結果のテーブルメモリへの書込みから成
る一連のヒストグラム演算処理を、タプルバッファ方式
を適用しないにも係わらず、１サイクル毎に順次転送さ
れる各入力画像データに対して１サイクルのずれでバイ
ブライン的に行なえる。

■　上記■により、１つの入力画像データについての一
連のヒストグラム演算処理に２サイクルを要しながら、
全体としては、各入力画像に対するヒストグラム演算処
理を等価的に１サイクルで行なえるので、処理の高速化
が可能となる。

■　ヒストグラム演算の高速処理がタプルバッファ方式
を適用せずに実現できるので、ハードウェア量が削減で
きると共に、制御の簡略化が図れる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るヒストグラム演算回
路のブロック構成図、第２図は第１図の構成の動作を説
明するためのタイミングチャート、第３図は従来のヒス
トグラム演算回路のブロック構成図、第４図は第３図の
従来例の動作を説明するためのタイミングチャートであ
る。 ３１・・・テーブルメモリ、３２．３３．３５・・・レ
ジスタ（ＲＥＧ）、３４・・・セレクタ、３７・・・加
算器、３９・・・３ステートレジスタ（トライステート
レジスタ。 ＴＳＲ）、４１・・・データライン。

Claims (1)

【特許請求の範囲】
1. 　入力画像データを同データの転送周期Ｔでラッチする
   第１レジスタと、この第１レジスタからの出力データを
   上記周期Ｔでラッチする第２レジスタと、上記第１およ
   び第２レジスタからの出力データを周期Ｔで交互に選択
   するセレクタと、このセレクタからの出力データによっ
   てアドレス指定されヒストグラム演算結果の格納に供さ
   れるテーブルメモリであって、周期１／２・Ｔ毎にリー
   ドモードとライトモードを繰返すテーブルメモリと、こ
   のテーブルメモリからの読出し出力データをラッチする
   第３レジスタと、この第３レジスタからの出力データに
   固定値“１”を加算する加算器と、この加算器の出力デ
   ータをラッチし、そのラッチ内容を上記テーブルメモリ
   のライトモードに対応して同メモリに出力するトライス
   テートレジスタとを具備することを特徴とするヒストグ
   ラム演算回路。