JPS63306594A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
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- JPS63306594A JPS63306594A JP62141835A JP14183587A JPS63306594A JP S63306594 A JPS63306594 A JP S63306594A JP 62141835 A JP62141835 A JP 62141835A JP 14183587 A JP14183587 A JP 14183587A JP S63306594 A JPS63306594 A JP S63306594A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電源投入直後の基板電位を一定値以下に保
ってラッチアップ現象の発生を防止する丸めの基板電圧
発生回路を備え九〇 ＭＯ８集積回路装置に関するもの
である。
ってラッチアップ現象の発生を防止する丸めの基板電圧
発生回路を備え九〇 ＭＯ８集積回路装置に関するもの
である。
集積回路装置において、電源投入直後の過渡時には様々
な問題が生じることは良く知られており、と９わけ過大
な過渡電流の発生は重要である。
な問題が生じることは良く知られており、と９わけ過大
な過渡電流の発生は重要である。
特に、Ｃ！ ＭＯ８集積回路装置の場合には、構造上、
内部にｐｎｐ Ｍｌとｎｐｎ！Ｅｆ！のトランジスタが
寄生的に生じておシ、これが結合してｐｎｐｎ型のサイ
リスク構造を構成するため、一度このサイリスタが点弧
状態になると電源電圧（以下ＶＯＯと称す）と接地間に
過大な電流が流れ、素子の破壊に至る場合もある、いわ
ゆるラッチアップ（Ｌａｔｃｈｕｐ ）現象に発展しか
ねない°ので更に重要となる。つまシ、集積回路装置に
おいては、基板への電子の注入によるメモリの誤動作防
止、ｐｎ接合容量の低減による回路の高速化及びトラン
ジスタのしきい値電圧の基板効果の低減による動作回路
の高速化と安定化等を図るため、基板電圧発生回路（以
下ｖ１発生回路と称す）が形成されて基板に負の電圧が
印加されているが、電源投入直後には、この回路が未だ
正常に作動していないため、Ｖａａと基板間の容量結合
を通じて流れる変位電流が上記寄生サイリスタのトリが
となってラッチアップ現象に発展する可能性がある訳で
ある。
内部にｐｎｐ Ｍｌとｎｐｎ！Ｅｆ！のトランジスタが
寄生的に生じておシ、これが結合してｐｎｐｎ型のサイ
リスク構造を構成するため、一度このサイリスタが点弧
状態になると電源電圧（以下ＶＯＯと称す）と接地間に
過大な電流が流れ、素子の破壊に至る場合もある、いわ
ゆるラッチアップ（Ｌａｔｃｈｕｐ ）現象に発展しか
ねない°ので更に重要となる。つまシ、集積回路装置に
おいては、基板への電子の注入によるメモリの誤動作防
止、ｐｎ接合容量の低減による回路の高速化及びトラン
ジスタのしきい値電圧の基板効果の低減による動作回路
の高速化と安定化等を図るため、基板電圧発生回路（以
下ｖ１発生回路と称す）が形成されて基板に負の電圧が
印加されているが、電源投入直後には、この回路が未だ
正常に作動していないため、Ｖａａと基板間の容量結合
を通じて流れる変位電流が上記寄生サイリスタのトリが
となってラッチアップ現象に発展する可能性がある訳で
ある。
ｐｎ接合容量はメモリの高集積化と共に増大するので、
どのような状態においても基板電圧が一定値以下に抑制
されてラッチアップ現象の発生が防止できるように、Ｖ
ＢＢ発生回路の改良が求められていた。
どのような状態においても基板電圧が一定値以下に抑制
されてラッチアップ現象の発生が防止できるように、Ｖ
ＢＢ発生回路の改良が求められていた。
第３図は従来のＯＭＯＳダイナミック形メモリ（以下Ｏ
ＭＯＳ ＤＲＡＭと称す）の主要部構成の模式図である
。なお、図においてＶ！ＩＢ発生回路は基板の外に回路
図として示したが、一般には同じ基板内に形成されてい
る。
ＭＯＳ ＤＲＡＭと称す）の主要部構成の模式図である
。なお、図においてＶ！ＩＢ発生回路は基板の外に回路
図として示したが、一般には同じ基板内に形成されてい
る。
第４図は、上記第３図の構成におけるラッチアップ現象
を！５ａ明するための等価回路図でるる。
を！５ａ明するための等価回路図でるる。
図においが、＋１１はｐＨ１シリコン半導体基板（以下
ｐｍ基板と称す） 、 （２１）１ ｎウェル、（３）
はｐ杢ンース領域、（４１はｐ型ドレイシ領域、＋５＋
）まｎ型ドレイン領域、（６１はｎ型ソース領域、（７
）はｎ型基板コンタクト領域、＋８１はｐ型基板コンタ
クト領域、＋９１は他のｎ型基板コンタクト領域（以下
いずれも領域（３１乃至［９１と称す）、曲はゲート電
極、αυは容量電極で、実際には各電極Ｑ（１，（ｌυ
とｐ型基板（１１との間に絶縁膜が存在するのであるが
、簡単のため省略しである。なお、領域１９３と容量電
極（１１）間にはメモリ用の容量が形成されている。ｕ
カはｎウェル（２）内に、領域に引、（４）及びゲート
電極αａにより形成されるｐチャンネルＭＯＳトランジ
スタ、ａ３はｐ型基板＋１１内に、領域１５１ 、１６
１及びゲート電極ｕｌにより形成されるｎチャンネルＭ
ＯＳ）ランリスタ、Ｉはｐ型基板１１１の主平面近傍に
形成されている第１のＶＢＢ発生回路で、°りングオツ
シレータ（１５１、チャーシボシブ弔客量霞、レベルシ
フト回路用ＭＯＳトランジスタ１？）及び整流用ＭＯ８
）ランリスタＣ１８１よ多構成される。ａ９は電源端子
（以下Ｖａａ端子と称す）、■は接地端子（以下Ｖｓｓ
端子と称す）、＋２１）は入力端子（以下ＩＮ端子と称
す）、ノは出力端子（以下ＯＵＴ端子と称す）、Ｖ！Ｉ
！１はｐ型基板１１１に印加される基板電圧である。
ｐｍ基板と称す） 、 （２１）１ ｎウェル、（３）
はｐ杢ンース領域、（４１はｐ型ドレイシ領域、＋５＋
）まｎ型ドレイン領域、（６１はｎ型ソース領域、（７
）はｎ型基板コンタクト領域、＋８１はｐ型基板コンタ
クト領域、＋９１は他のｎ型基板コンタクト領域（以下
いずれも領域（３１乃至［９１と称す）、曲はゲート電
極、αυは容量電極で、実際には各電極Ｑ（１，（ｌυ
とｐ型基板（１１との間に絶縁膜が存在するのであるが
、簡単のため省略しである。なお、領域１９３と容量電
極（１１）間にはメモリ用の容量が形成されている。ｕ
カはｎウェル（２）内に、領域に引、（４）及びゲート
電極αａにより形成されるｐチャンネルＭＯＳトランジ
スタ、ａ３はｐ型基板＋１１内に、領域１５１ 、１６
１及びゲート電極ｕｌにより形成されるｎチャンネルＭ
ＯＳ）ランリスタ、Ｉはｐ型基板１１１の主平面近傍に
形成されている第１のＶＢＢ発生回路で、°りングオツ
シレータ（１５１、チャーシボシブ弔客量霞、レベルシ
フト回路用ＭＯＳトランジスタ１？）及び整流用ＭＯ８
）ランリスタＣ１８１よ多構成される。ａ９は電源端子
（以下Ｖａａ端子と称す）、■は接地端子（以下Ｖｓｓ
端子と称す）、＋２１）は入力端子（以下ＩＮ端子と称
す）、ノは出力端子（以下ＯＵＴ端子と称す）、Ｖ！Ｉ
！１はｐ型基板１１１に印加される基板電圧である。
第３図に示すｎ型領域（７） 、 （９１或いはｐ型領
域（３）のように、半導体基板中の拡散領域でＶｏａが
印加される個所は至る所に相当数存在するが、この場合
、 Ｖａｏ端子（９とＰ型基板（１）との間には、必然
的にｐｎ接合により生じる大きな接合容量Ｑが存在する
こととなる。
域（３）のように、半導体基板中の拡散領域でＶｏａが
印加される個所は至る所に相当数存在するが、この場合
、 Ｖａｏ端子（９とＰ型基板（１）との間には、必然
的にｐｎ接合により生じる大きな接合容量Ｑが存在する
こととなる。
上記のように構成されたＣ ＭＯＳ ＤＲＡＭの通常の
動作時には、リングオツシレータＱＳで発振された間欠
電圧を、チャーシボシブ用容量ａＱとＬＡｏＳトランジ
スタリス、ａ秒により直流の負のＶｓ＋ａに交換してｐ
型基板＋１１へ供給している。
動作時には、リングオツシレータＱＳで発振された間欠
電圧を、チャーシボシブ用容量ａＱとＬＡｏＳトランジ
スタリス、ａ秒により直流の負のＶｓ＋ａに交換してｐ
型基板＋１１へ供給している。
上記のような従来のＯＭＯＳ ＤＲＡＭにおいては、電
源投入直後の過渡時にはＶＢＢ発生回路Ｉが未だ正常に
ｗＡＷ＠シておらず、ｐ型基板（１１は電気的に浮いた
状態にあり、接合容量Ｏｊを介してＶｏａに結合されて
いるため、大きな過渡電流が流れる。
源投入直後の過渡時にはＶＢＢ発生回路Ｉが未だ正常に
ｗＡＷ＠シておらず、ｐ型基板（１１は電気的に浮いた
状態にあり、接合容量Ｏｊを介してＶｏａに結合されて
いるため、大きな過渡電流が流れる。
この電流ｆ：ｘＯｊとすると次式で表わされる。
ＩｃＪ＜、 ０ｊ−−ｖ・・・・・−曲・−・曲・曲−
・・（１式）即ち、過渡電流Ｉｃｊは接合容量Ｏｊが大
きい（メモリの集積度が高い）もの程、また、Ｖａｏの
立上りが急峻な場合である程大きくなることが解る。
・・（１式）即ち、過渡電流Ｉｃｊは接合容量Ｏｊが大
きい（メモリの集積度が高い）もの程、また、Ｖａｏの
立上りが急峻な場合である程大きくなることが解る。
今、電源投入直後に上記（１式）に示す過渡電流がＶｏ
ｏ −Ｖａａ間を流れると、ｐ型基板＋１１の抵抗によ
る電圧降下を生じ、ＶＢＢは正の値に上昇することとな
る。
ｏ −Ｖａａ間を流れると、ｐ型基板＋１１の抵抗によ
る電圧降下を生じ、ＶＢＢは正の値に上昇することとな
る。
ところが、ＣＭＯＳ ＤＲＡＭにおいては第３図に点線
で示すように、構造上、内部にｐｎｐ型のバーチカル・
トランジスタ（ＴＲｖ）とｎｐｎ型のラテラル・トラン
ジスタ（ＴＲりが寄生的に生じており、かつ、これら二
つのトランジスタ（ＴＲｖ） 、 （ＴＲＬ）が結合
されて第４図の等価回路図に示’ｆ ｐｎｐｎ型のサイ
リスタ構造を構°成しているので、今、過渡電流Ｉｃｊ
がノードＡを流れたとすると、先ずｎウェル（２）部の
抵抗（Ｒ１１）に電圧降下（１弓・Ｒｎ ）を生じ、こ
れが上記ト・ラシリスタ（ＴＲｖ）のベース・エミッタ
間の接触電位差をこえると、このトランジスタ（ＴＲｖ
）は導通状態となり、そのコレクタ電流がＰ型基板（１
）の抵抗（Ｒｐ）を流れる。然して、この抵抗（Ｒｐ）
における電圧降下が大きくなると、同様にしてトランジ
スタ（ＴＲりが導通状態となシ、そのコレクタ電流は抵
抗（九）を流れて電圧降下を生じ、トランジスタ（ＴＲ
ｖ）は更に導通状態になる。
で示すように、構造上、内部にｐｎｐ型のバーチカル・
トランジスタ（ＴＲｖ）とｎｐｎ型のラテラル・トラン
ジスタ（ＴＲりが寄生的に生じており、かつ、これら二
つのトランジスタ（ＴＲｖ） 、 （ＴＲＬ）が結合
されて第４図の等価回路図に示’ｆ ｐｎｐｎ型のサイ
リスタ構造を構°成しているので、今、過渡電流Ｉｃｊ
がノードＡを流れたとすると、先ずｎウェル（２）部の
抵抗（Ｒ１１）に電圧降下（１弓・Ｒｎ ）を生じ、こ
れが上記ト・ラシリスタ（ＴＲｖ）のベース・エミッタ
間の接触電位差をこえると、このトランジスタ（ＴＲｖ
）は導通状態となり、そのコレクタ電流がＰ型基板（１
）の抵抗（Ｒｐ）を流れる。然して、この抵抗（Ｒｐ）
における電圧降下が大きくなると、同様にしてトランジ
スタ（ＴＲりが導通状態となシ、そのコレクタ電流は抵
抗（九）を流れて電圧降下を生じ、トランジスタ（ＴＲ
ｖ）は更に導通状態になる。
このように、トランジスタ（ＴＲｖ）と（ＴＲＬ）は相
互に導通状態を維持するように動作しながら安定状態、
即ちＶｏｏ −Ｖｉａに過大な電流が流れ続けるラッチ
アップ現象に至る。
互に導通状態を維持するように動作しながら安定状態、
即ちＶｏｏ −Ｖｉａに過大な電流が流れ続けるラッチ
アップ現象に至る。
この発明は上記のような従来の装置の問題点を解決する
ためになされたもので、電源投入時のラッチアップ現象
の発生を防止できるＣ ＭＯＳ集積回路装置を得ること
を目的とする。
ためになされたもので、電源投入時のラッチアップ現象
の発生を防止できるＣ ＭＯＳ集積回路装置を得ること
を目的とする。
この発明は、ＣＭＯＳメモリを形成した半導体基板に、
ｍｌの基板電圧発生回路より基板電圧が印加されるもの
において、電源投入直後の過渡時に基板電圧を供給する
第２の基板電圧発生回路を設けて、この回路からも基板
電圧を印加できるように構成したものである。
ｍｌの基板電圧発生回路より基板電圧が印加されるもの
において、電源投入直後の過渡時に基板電圧を供給する
第２の基板電圧発生回路を設けて、この回路からも基板
電圧を印加できるように構成したものである。
この発明におけるｃ ｕｏｓ集積回路装置では、電源投
入直後の一定時間、第２の基板電圧発生回路よりの基板
電圧を印加した役、＄１の基板電圧発生回路よりの基板
電圧が印加されることになるので、該半導体基板が高電
位となることはなく、電源投入直後のラッチアップ現象
の発生が防止される。
入直後の一定時間、第２の基板電圧発生回路よりの基板
電圧を印加した役、＄１の基板電圧発生回路よりの基板
電圧が印加されることになるので、該半導体基板が高電
位となることはなく、電源投入直後のラッチアップ現象
の発生が防止される。
第１図は、この発明の一実施例におけるＣ ＭＯ８ＤＲ
ＡＭの第２のｖＢＢ発生回路図、第２図はその動作時に
おける各端子及びノードＮｏ、Ｎｌにおける電圧の変化
を示す波形図である。
ＡＭの第２のｖＢＢ発生回路図、第２図はその動作時に
おける各端子及びノードＮｏ、Ｎｌにおける電圧の変化
を示す波形図である。
図において、［有］はｐ型基板（１１の主平面近傍に形
成される第２のＶＢ’Ｂ発生回路、＠は第１の増幅用ｐ
チャンネルＭＯＳトランジスタ、■は第１の増幅用ｎチ
ャンネルＭｏｓ トランジスタ、■は第２の増幅用Ｐチ
ャンネルＭＯＳトランジスタ、同は第２の増幅用ｎチャ
ンネルトランジスタであり、ＬＡＯＳトランジスタ（２
）と（ハ）及び（至）と面は、それぞれ第１＆び第２の
ＣＭＯＳインバータを構成している。（ハ）は基板接地
用ｎチャンネルＭＯ８トランジスタ、（２！ｌＩはＭＯ
Ｓ型容量素子により形成される容量で、これによりＭＯ
Ｓ ）ランリスタ■の非導通開始時期が決定される。
成される第２のＶＢ’Ｂ発生回路、＠は第１の増幅用ｐ
チャンネルＭＯＳトランジスタ、■は第１の増幅用ｎチ
ャンネルＭｏｓ トランジスタ、■は第２の増幅用Ｐチ
ャンネルＭＯＳトランジスタ、同は第２の増幅用ｎチャ
ンネルトランジスタであり、ＬＡＯＳトランジスタ（２
）と（ハ）及び（至）と面は、それぞれ第１＆び第２の
ＣＭＯＳインバータを構成している。（ハ）は基板接地
用ｎチャンネルＭＯ８トランジスタ、（２！ｌＩはＭＯ
Ｓ型容量素子により形成される容量で、これによりＭＯ
Ｓ ）ランリスタ■の非導通開始時期が決定される。
なお、上記第２のＶａｎ発生回路のは、ＣＭＯＳメモリ
が形成されたｐ型基板＋１１に前記第１のｖＢＢ発生回
路Ｉと共に形成されて、その第１のＣＭＯＳインバータ
の入力側及び！、ｑＯＢ ｌ−ランジスタ弼のドレイシ
側がｐ型基板１１１に接続され、端子翰にＶａａが、端
子■にはＶａｓが印加されている。
が形成されたｐ型基板＋１１に前記第１のｖＢＢ発生回
路Ｉと共に形成されて、その第１のＣＭＯＳインバータ
の入力側及び！、ｑＯＢ ｌ−ランジスタ弼のドレイシ
側がｐ型基板１１１に接続され、端子翰にＶａａが、端
子■にはＶａｓが印加されている。
第２図における（３１）〜（３９）は、動作波形図中の
各状態に対応するものである。
各状態に対応するものである。
以上のように構成されたＯ ＭＯＳ ＤＲＡＭ Ｋ Ｖ
ｏｏが投入されると、まずＶｏａが波形（３１）に示す
ように立上り。すると、接合容量Ｏｊによる過渡電流Ｉ
ｃｊが流れてｐ型基板＋１１のｖＢＢが波形（３２）に
示すように正の方向へ上昇する。ところが、ｖ！ＩＢが
１Ｊｏｓ トランジスタ（至）のしきい値電圧を超える
と、第１のＣＭＯＳインバータの出力（ノードＮｏ ）
は波形（３６）に示すように“Ｌ“レベルとなり、第２
のＣＭＯＳインバータの出力（ノードＮ１）は波形Ｃ３
７’）に示すように“°Ｈ゛レベルとなってＭＯＳ ）
ランリスタ（２８）は導通状態になる。このため、Ｖｉ
＋ｉはＶｉａに短絡されて波形（３３）に示すようにＯ
Ｖへ引き戻される。
ｏｏが投入されると、まずＶｏａが波形（３１）に示す
ように立上り。すると、接合容量Ｏｊによる過渡電流Ｉ
ｃｊが流れてｐ型基板＋１１のｖＢＢが波形（３２）に
示すように正の方向へ上昇する。ところが、ｖ！ＩＢが
１Ｊｏｓ トランジスタ（至）のしきい値電圧を超える
と、第１のＣＭＯＳインバータの出力（ノードＮｏ ）
は波形（３６）に示すように“Ｌ“レベルとなり、第２
のＣＭＯＳインバータの出力（ノードＮ１）は波形Ｃ３
７’）に示すように“°Ｈ゛レベルとなってＭＯＳ ）
ランリスタ（２８）は導通状態になる。このため、Ｖｉ
＋ｉはＶｉａに短絡されて波形（３３）に示すようにＯ
Ｖへ引き戻される。
すると、９Ｊ１のＣＭＯＳインバータの出力（ノードＮ
ｏ ）波形（３Ｂ） Ｋ示すように°１Ｈ′ルベルとな
って第２のＣＭＯＳイ〉バークの出力（ノードＮｌ ）
をＩＩＬ１１レベルへ引き戻そうとするが、容量（至）
の放電のため、ノードＮ１がＶｓａレベルへ戻るまでに
時間がかカリ、ＭＯＳ ） ９ ＞リスタ（ハ）が非導
通となる時間が波形（３９）に示すように遅延され、こ
の時間内においては、波形（３４）に示すようにＶＢＢ
がＯＶを維持する。
ｏ ）波形（３Ｂ） Ｋ示すように°１Ｈ′ルベルとな
って第２のＣＭＯＳイ〉バークの出力（ノードＮｌ ）
をＩＩＬ１１レベルへ引き戻そうとするが、容量（至）
の放電のため、ノードＮ１がＶｓａレベルへ戻るまでに
時間がかカリ、ＭＯＳ ） ９ ＞リスタ（ハ）が非導
通となる時間が波形（３９）に示すように遅延され、こ
の時間内においては、波形（３４）に示すようにＶＢＢ
がＯＶを維持する。
ノードＮ１がＩＩ Ｌ ＩＩ°レベルまで下ってＭＯＳ
トランジスタ（ハ）が非導通状讐になると、ｖＢＢは
、塾に正常な動作をしている第１のＶＢＢ発生回路Ｉの
電圧に波形（３５）に示すように設定されることとなる
。
トランジスタ（ハ）が非導通状讐になると、ｖＢＢは
、塾に正常な動作をしている第１のＶＢＢ発生回路Ｉの
電圧に波形（３５）に示すように設定されることとなる
。
なお、上記実施例においては、ＣＭＯＳ ＤＲＡＭを構
成する半導体基板に第１と第２のＶＢ１１発生回路を形
成したものを示したが、Ｃ！ ＭＯＳスタチック形メモ
リ（ＣＭＯＳ ＳＲＡＭ ）に形成されるものであって
も良く、また、ｎウェル形のｏ ＬＡｏｓの例を示した
が、ｐウェル形のＣＭＯＳの場合であっても良い。
成する半導体基板に第１と第２のＶＢ１１発生回路を形
成したものを示したが、Ｃ！ ＭＯＳスタチック形メモ
リ（ＣＭＯＳ ＳＲＡＭ ）に形成されるものであって
も良く、また、ｎウェル形のｏ ＬＡｏｓの例を示した
が、ｐウェル形のＣＭＯＳの場合であっても良い。
艷に、第１と第２０Ｖ＠ａ発生回路は半導体基板の外に
形成するものであっても良く、同様の効果を奏すること
はいうまでもない。
形成するものであっても良く、同様の効果を奏すること
はいうまでもない。
この発明は以上説明したとおり、電源投入直後の過渡時
に、第２の基板電圧発生回路より基板電圧を供給するこ
とにより、基板電位の上昇を防止し、ラッチアップ現象
を生じないＯＭＯ８集積回路装置が得られる効果がある
。
に、第２の基板電圧発生回路より基板電圧を供給するこ
とにより、基板電位の上昇を防止し、ラッチアップ現象
を生じないＯＭＯ８集積回路装置が得られる効果がある
。
第１図はこの発明の一実施例によるＯ ＭＯ８集積回路
装置に形成される第２の基板電圧発生回路図、第２図は
その動作波形図、第３図は従来の第１の基板電圧発生回
路を内蔵し九〇 ＭＯＢ ＤＲＡＭの主要部構成の模式
図、％４図は％３図の構成におけるラッチアップ現象を
説明するための等価回路図である。 図において、（１）はｐ型シリコン半導体基板（ｐ型基
板＞、ａ’ａはｐチャシネルＭＯ８）ランリスタ、０は
ｎチャシネルＭＯ８）う〉リスタ、Ｉは第１の基板電圧
発生回路（第１のＶｏｗ発生回路）、Ｑ９はりングオッ
シレータ、μｅはチャージポンプ用容量、αηはレベル
シフト回路用ＬＡＯＳトラシリスタ、αａは整流用ＭＯ
Ｓトランジスタ、０は電源端子（Ｖｃｃ端子）、＠は接
地端子（Ｖａ８端子）、ノは第２の基板電圧発生回路（
第２０ＶＩＩＢ発生回路） 、（２４１は第１の増幅用
ｐチャンネルＩＪｉＯＳトラシリスタ、田は第１の増幅
用ｎチャンネルＭ０８トランジスタ）■は第２の増幅用
ｐチャンネルＭＯ８）ランリスタ、■は増幅用ｎチャン
ネルＭＯ８）ランリスタ、（ハ）は基板設地用ｎチキン
ネルＭｏＳトランジスタ、（至）は容量である。 なお、各図中同一符号は同−又は相当部分を示す・
装置に形成される第２の基板電圧発生回路図、第２図は
その動作波形図、第３図は従来の第１の基板電圧発生回
路を内蔵し九〇 ＭＯＢ ＤＲＡＭの主要部構成の模式
図、％４図は％３図の構成におけるラッチアップ現象を
説明するための等価回路図である。 図において、（１）はｐ型シリコン半導体基板（ｐ型基
板＞、ａ’ａはｐチャシネルＭＯ８）ランリスタ、０は
ｎチャシネルＭＯ８）う〉リスタ、Ｉは第１の基板電圧
発生回路（第１のＶｏｗ発生回路）、Ｑ９はりングオッ
シレータ、μｅはチャージポンプ用容量、αηはレベル
シフト回路用ＬＡＯＳトラシリスタ、αａは整流用ＭＯ
Ｓトランジスタ、０は電源端子（Ｖｃｃ端子）、＠は接
地端子（Ｖａ８端子）、ノは第２の基板電圧発生回路（
第２０ＶＩＩＢ発生回路） 、（２４１は第１の増幅用
ｐチャンネルＩＪｉＯＳトラシリスタ、田は第１の増幅
用ｎチャンネルＭ０８トランジスタ）■は第２の増幅用
ｐチャンネルＭＯ８）ランリスタ、■は増幅用ｎチャン
ネルＭＯ８）ランリスタ、（ハ）は基板設地用ｎチキン
ネルＭｏＳトランジスタ、（至）は容量である。 なお、各図中同一符号は同−又は相当部分を示す・
Claims (2)
- （１）ＣＭＯＳメモリを構成する半導体基板に、第１の
基板電圧発生回路より基板電圧が印加されるＣＭＯＳ集
積回路装置において、電源投入直後の過渡時に基板電圧
を印加する、第２の基板電圧発生回路を設けたことを特
徴とするＣＭＯＳ集積回路装置。 - （２）第２の基板電圧発生回路が、基板電圧をその入力
とするＣＭＯＳインバータと、該ＣＭＯＳインバータの
出力をゲートの入力とし、半導体基板と接地端子間をバ
イアスするＭＯＳトランジスタと、該ＭＯＳトランジス
タの非導通開始時期を決定する容量とを含んで成ること
を特徴とする特許請求の範囲第１項記載のＣＭＯＳ集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141835A JPS63306594A (ja) | 1987-06-05 | 1987-06-05 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141835A JPS63306594A (ja) | 1987-06-05 | 1987-06-05 | Ｃｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63306594A true JPS63306594A (ja) | 1988-12-14 |
Family
ID=15301244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62141835A Pending JPS63306594A (ja) | 1987-06-05 | 1987-06-05 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63306594A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4039524A1 (de) * | 1990-04-06 | 1991-10-10 | Mitsubishi Electric Corp | Substratspannungserzeuger und verfahren fuer diesen in einer halbleitereinrichtung mit intern abgestufter versorgungsspannung |
| JPH08221980A (ja) * | 1995-02-15 | 1996-08-30 | Nec Corp | バイアス電圧発生回路 |
| KR100439834B1 (ko) * | 1997-06-25 | 2004-10-26 | 삼성전자주식회사 | 씨모스집적회로 |
-
1987
- 1987-06-05 JP JP62141835A patent/JPS63306594A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4039524A1 (de) * | 1990-04-06 | 1991-10-10 | Mitsubishi Electric Corp | Substratspannungserzeuger und verfahren fuer diesen in einer halbleitereinrichtung mit intern abgestufter versorgungsspannung |
| US5304859A (en) * | 1990-04-06 | 1994-04-19 | Mitsubishi Denki Kabushiki Kaisha | Substrate voltage generator and method therefor in a semiconductor device having internal stepped-down power supply voltage |
| US5315166A (en) * | 1990-04-06 | 1994-05-24 | Mitsubishi Denki Kabushiki Kaisha | Substrate voltage generator and method therefor in a semiconductor device having selectively activated internal stepped-down power supply voltages |
| JPH08221980A (ja) * | 1995-02-15 | 1996-08-30 | Nec Corp | バイアス電圧発生回路 |
| KR100439834B1 (ko) * | 1997-06-25 | 2004-10-26 | 삼성전자주식회사 | 씨모스집적회로 |
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