JPS63306729A - クロック乗り換え回路 - Google Patents
クロック乗り換え回路Info
- Publication number
- JPS63306729A JPS63306729A JP62143744A JP14374487A JPS63306729A JP S63306729 A JPS63306729 A JP S63306729A JP 62143744 A JP62143744 A JP 62143744A JP 14374487 A JP14374487 A JP 14374487A JP S63306729 A JPS63306729 A JP S63306729A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address counter
- write
- readout
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
クロック乗り換え回路において、書き込みアドレスカウ
ンタの出力を利用して書き込みデータを並列に書き込ん
で後、読み出しアドレスカウンタの出力を利用して多重
化して出力する。
ンタの出力を利用して書き込みデータを並列に書き込ん
で後、読み出しアドレスカウンタの出力を利用して多重
化して出力する。
この時、位相差検出手段で書き込みアドレスカウンタと
読み出しアドレスカウンタのカウント値の差が設定値以
下にならない様にすることにより、書き込みクロックに
揺らぎがあっても読み出しデータの誤りの可能性を減少
させる様にしたものである。
読み出しアドレスカウンタのカウント値の差が設定値以
下にならない様にすることにより、書き込みクロックに
揺らぎがあっても読み出しデータの誤りの可能性を減少
させる様にしたものである。
本発明はクロック乗り換え回路２例えばパンクチャド符
号を用いた衛星通信用端局装置に使用するクロック乗り
換え回路の改良に関するものである。
号を用いた衛星通信用端局装置に使用するクロック乗り
換え回路の改良に関するものである。
−ＩＩＱに、通信路を用いてデータを伝送する際に生ず
る誤りを自動的に検出・訂正する為の符号化は、このデ
ータに一定の規則に従って冗長ビットを付加する形で行
われる。
る誤りを自動的に検出・訂正する為の符号化は、このデ
ータに一定の規則に従って冗長ビットを付加する形で行
われる。
この時、伝送路の帯域制限がなければそのまま送出でき
るが、例えば衛星通信回線の様に帯域制限の厳しい伝送
路ではできるだけ多数のデータを伝送したいので、付加
した冗長ビットを適当に消去し、そこにデータを挿入す
ることにより、例えば符号化率が１／２のデータを７７
８と、より高い符号化率のデータ（パンクチャド符号と
云う）にして送出することがある。
るが、例えば衛星通信回線の様に帯域制限の厳しい伝送
路ではできるだけ多数のデータを伝送したいので、付加
した冗長ビットを適当に消去し、そこにデータを挿入す
ることにより、例えば符号化率が１／２のデータを７７
８と、より高い符号化率のデータ（パンクチャド符号と
云う）にして送出することがある。
ここで、符号化率１／２はデータビット１に対して冗長
ピントｌを、７７８はデータビット７に対して冗長ビッ
ト１を付加したことを示す。
ピントｌを、７７８はデータビット７に対して冗長ビッ
ト１を付加したことを示す。
一方、受信側では冗長ビットの除去や、ドツプラーシフ
ト等によって生じたジッタを含んだ衛星回線側のクロッ
クから、ジッタを含まない地上回線側のクロックに同期
したデータに変換するクロック乗り換えを行って上記の
データを取り出すが、このクロック乗り換えの際にデー
タ欠落等の可能性が少ないことが必要である。
ト等によって生じたジッタを含んだ衛星回線側のクロッ
クから、ジッタを含まない地上回線側のクロックに同期
したデータに変換するクロック乗り換えを行って上記の
データを取り出すが、このクロック乗り換えの際にデー
タ欠落等の可能性が少ないことが必要である。
第４図は衛星通信端局装置説明図である。
図において、アンテナ（図示せず）で受信された信号は
低雑音増幅器３周波数変換器及び復調部（図示せず）を
通って、例えば符号化率が７／８のｌｃｈ及びＱｃｈの
データが取り出される。
低雑音増幅器３周波数変換器及び復調部（図示せず）を
通って、例えば符号化率が７／８のｌｃｈ及びＱｃｈの
データが取り出される。
このデータは位相確定部１で位相が確定された後、速度
変換部２で冗長ビットの除去、クロック乗り換え、除去
されたビットにダミービットが挿入されて符号化率が１
７２のデータに変換され、ＦＥＣ（ｆｏｒｗａｒｄ ｅ
ｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）復号化部３で元のデ
ータが取り出される。
変換部２で冗長ビットの除去、クロック乗り換え、除去
されたビットにダミービットが挿入されて符号化率が１
７２のデータに変換され、ＦＥＣ（ｆｏｒｗａｒｄ ｅ
ｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）復号化部３で元のデ
ータが取り出される。
次に、第５図は従来例のブロック図、第６図は第５図の
動作説明図を示す。ここで、第６図中の左側の符号は第
５図中の同じ符号の部分の波形を示す。以下、符号化率
は７７８．入力データはＩｃｈ及びＱｃｈの２系列とし
て第６図を参照しながら第５図の動作を説明する。
動作説明図を示す。ここで、第６図中の左側の符号は第
５図中の同じ符号の部分の波形を示す。以下、符号化率
は７７８．入力データはＩｃｈ及びＱｃｈの２系列とし
て第６図を参照しながら第５図の動作を説明する。
第５図において、電源投入時、又は通信開始時に書き込
みカウンタ４及び読み出しカウンタ７に外部より初期化
パルスを加えて初期化した後（例えば、カウント値を０
にくする）、自走的に第６図−〇及び第６図−■に示す
書き込みクロック（以下、Ｗ−ＣＫと省略する）及び読
み出しクロック（以下、Ｒ−（Ｊと省略する）のカウン
トを行う。
みカウンタ４及び読み出しカウンタ７に外部より初期化
パルスを加えて初期化した後（例えば、カウント値を０
にくする）、自走的に第６図−〇及び第６図−■に示す
書き込みクロック（以下、Ｗ−ＣＫと省略する）及び読
み出しクロック（以下、Ｒ−（Ｊと省略する）のカウン
トを行う。
又、入力した符号化率が７／８のＩｃｈ及びＱｃｈの書
き込みデータ（以下、 Ｗ−ＤＴと省略する）はＩｃｈ
及びＱｃｈ用シリアルシフトレジスタ５に逐次、−ＧＫ
で書き込まれる（第６図〜■参照）。
き込みデータ（以下、 Ｗ−ＤＴと省略する）はＩｃｈ
及びＱｃｈ用シリアルシフトレジスタ５に逐次、−ＧＫ
で書き込まれる（第６図〜■参照）。
一方、パラレルレジスタ６には書き込みカウンタ４から
４カウント毎に第６図−〇に示すストローブパルス（以
下、 ＳＴＢと省略する）が加えられている。そこで、
シリアルシフトレジスタ５に書き込まれたＩｃｈ４ビッ
ト及びＱｃｈ４ビット、合計８ビツトの−ＤＴがＳＴＢ
の立上り点で一括してパラレルレジスタ６にロードされ
る（第６図−■参照）。 次に、パラレルレジスタ６に
書き込まれた８ビツトのデータのうちの１ビツトの冗長
ビットを除く７ビツトが、読み出しカウンタ７より送出
されるロードシフトパルス（以下、 ＬＳと省略する）
の立上り点でパラレルシリアルコンバータ８に並列にロ
ードされた後、Ｒ−ＣＫでシリアルに読み出されて読み
出しデータが得られる（第６図−■、■参照）。
４カウント毎に第６図−〇に示すストローブパルス（以
下、 ＳＴＢと省略する）が加えられている。そこで、
シリアルシフトレジスタ５に書き込まれたＩｃｈ４ビッ
ト及びＱｃｈ４ビット、合計８ビツトの−ＤＴがＳＴＢ
の立上り点で一括してパラレルレジスタ６にロードされ
る（第６図−■参照）。 次に、パラレルレジスタ６に
書き込まれた８ビツトのデータのうちの１ビツトの冗長
ビットを除く７ビツトが、読み出しカウンタ７より送出
されるロードシフトパルス（以下、 ＬＳと省略する）
の立上り点でパラレルシリアルコンバータ８に並列にロ
ードされた後、Ｒ−ＣＫでシリアルに読み出されて読み
出しデータが得られる（第６図−■、■参照）。
［発明が解決しようとする問題点〕
しかし、第５図及び第７図の問題点説明図に示す様に回
線雑音やドツプラー等によりＷ−ＣＫにジ・７りが重畳
されるとデータの欠落等が生ずる可能性がある。
線雑音やドツプラー等によりＷ−ＣＫにジ・７りが重畳
されるとデータの欠落等が生ずる可能性がある。
即ち、シリアルシフトレジスタ５に書き込まれた、例え
ばＩｃｈ用４ビットのＷ−ＤＴを第７図−ａに示す様に
ＳＴＢでパラレルレジスタ６にロードし、更に、 ＬＳ
でパラレルシリアルコンバータ８に第７図−ｂに示す様
にロードする（第７図では４ビツトのＷ−ＤＴをまとめ
てＤＴ−１などで示している）。
ばＩｃｈ用４ビットのＷ−ＤＴを第７図−ａに示す様に
ＳＴＢでパラレルレジスタ６にロードし、更に、 ＬＳ
でパラレルシリアルコンバータ８に第７図−ｂに示す様
にロードする（第７図では４ビツトのＷ−ＤＴをまとめ
てＤＴ−１などで示している）。
今、第７図−３ＴＢに示す様、ドツプラー等によりＳＴ
Ｂの立上り点■がＬＳの立上り点に接近し、揺らいでＬ
Ｓの立上り点よりも前に出る（第７図＝ＳＴＢの■の状
態）と、パラレルシリアルコンバータ８に書き込まれた
データに誤りが生ずる（第７図−ｂの■−１．−〇−２
参照）。
Ｂの立上り点■がＬＳの立上り点に接近し、揺らいでＬ
Ｓの立上り点よりも前に出る（第７図＝ＳＴＢの■の状
態）と、パラレルシリアルコンバータ８に書き込まれた
データに誤りが生ずる（第７図−ｂの■−１．−〇−２
参照）。
即ち、Ｗ−ＣＫにジッタが重畳するとデータの欠落や二
重読み出し等の誤りが発生する可能性があると云う問題
点がある。
重読み出し等の誤りが発生する可能性があると云う問題
点がある。
上記の問題点は第１図に示すクロック乗り換え回路によ
り解決される。
り解決される。
ここで、１０は内蔵の書き込みアドレスカウンタのアド
レス指定に従って書き込みデータを逐次。
レス指定に従って書き込みデータを逐次。
書き込むデータ書き込み手段で、１１は内蔵の読み出し
アドレスカウンタの指定に従って該データ書き込み手段
に書き込まれたデータを読み出して時間軸上に多重化し
て出力する多重化手段である。
アドレスカウンタの指定に従って該データ書き込み手段
に書き込まれたデータを読み出して時間軸上に多重化し
て出力する多重化手段である。
又、９は該書き込みアドレスカウンタと読み出しアドレ
スカウンタのカウント値の差が設定値以下になった時、
該読み出しアレスカウンタをリセットして、初期値から
カウント動作をさせる位相差検出手段である。
スカウンタのカウント値の差が設定値以下になった時、
該読み出しアレスカウンタをリセットして、初期値から
カウント動作をさせる位相差検出手段である。
本発明はデータ書き込み手段１０で内蔵の書き込みアド
レスカウンタのアドレス指定に従って書き込みクロック
を用いて書き込みデータを並列に書き込んだ後、多重化
手段１１で内蔵の読み出しアドレスカウンタのアドレス
指定に従って読み出しクロックを用いて多重化して出力
する。
レスカウンタのアドレス指定に従って書き込みクロック
を用いて書き込みデータを並列に書き込んだ後、多重化
手段１１で内蔵の読み出しアドレスカウンタのアドレス
指定に従って読み出しクロックを用いて多重化して出力
する。
又、位相差検出手段９で該書き込みアドレスカウンタと
該読み出しアドレスカウンタのカウント値の差、即ちＬ
ＳとＳＴＢとの位相差が設定値以下になった時、読み出
しアドレスカウンタを初期値から再スタートさせて、常
に設定値以下にならない様にした。
該読み出しアドレスカウンタのカウント値の差、即ちＬ
ＳとＳＴＢとの位相差が設定値以下になった時、読み出
しアドレスカウンタを初期値から再スタートさせて、常
に設定値以下にならない様にした。
即ち、読み出しクロックが書き込みクロックより設定さ
れた位相差以内には近ずかず、又、並列書き込みデータ
を読み出しクロックで多重化して出力するので、書き込
みクロックに揺らぎがあっても読み出しデータが誤る可
能性は少なくなる。
れた位相差以内には近ずかず、又、並列書き込みデータ
を読み出しクロックで多重化して出力するので、書き込
みクロックに揺らぎがあっても読み出しデータが誤る可
能性は少なくなる。
第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図を示す。尚、第３図中の左側の符号は第２
図中の同じ符号の部分の波形を示す。又、書き込みアド
レスカウンタｌＯ１とバッファメモ１月０２はデータ書
き込み手段１０の構成部分を、読み出しアドレスカウン
タ１１１．マルチプレクサ１１２は多重化手段１１１の
構成部分を示す。
の動作説明図を示す。尚、第３図中の左側の符号は第２
図中の同じ符号の部分の波形を示す。又、書き込みアド
レスカウンタｌＯ１とバッファメモ１月０２はデータ書
き込み手段１０の構成部分を、読み出しアドレスカウン
タ１１１．マルチプレクサ１１２は多重化手段１１１の
構成部分を示す。
以下、符号化率は７／８として、第３図を参照しながら
第２図の動作を説明する。
第２図の動作を説明する。
先ず、４進の書き込みアドレスカウンタ１０１は入力す
る一ＧＫをカウントして、第３図−〇に示す様に０〜３
のカウント値を繰り返し出力している。
る一ＧＫをカウントして、第３図−〇に示す様に０〜３
のカウント値を繰り返し出力している。
そこで、Ｗ−ＤＴはバッファメモリ１０２内の上記カウ
ント値に対応するアドレスの部分にＷ−ＣＫで逐次。
ント値に対応するアドレスの部分にＷ−ＣＫで逐次。
書き込まれるが、第３図−■に示す様に各ビットが４倍
に引き伸ばされる。尚、ＱＡがＯの立上りの時にＩｃｈ
のＷ−ＤＴが、１の立上りの時にＱｃｈのＬＤＴがそれ
ぞれ書き込まれる（第３図−■、■参照）。
に引き伸ばされる。尚、ＱＡがＯの立上りの時にＩｃｈ
のＷ−ＤＴが、１の立上りの時にＱｃｈのＬＤＴがそれ
ぞれ書き込まれる（第３図−■、■参照）。
そして、バッファメモリ１０２に書き込まれたｌｃｈ及
びＱｃｈの４ビツト×２＝８ビツトのデータはマルチプ
レクサ１１２に加えられるが、Ｒ−ＣＫをカウントして
いる７進の読み出しアドレスカウンタ１１１の出力を利
用してＱＡがＯの時はＩｃｈの−ＤＴのデータが、ｌの
時はＱｃｈのＷ−ＤＴのデータが逐次。
びＱｃｈの４ビツト×２＝８ビツトのデータはマルチプ
レクサ１１２に加えられるが、Ｒ−ＣＫをカウントして
いる７進の読み出しアドレスカウンタ１１１の出力を利
用してＱＡがＯの時はＩｃｈの−ＤＴのデータが、ｌの
時はＱｃｈのＷ−ＤＴのデータが逐次。
カウント値に対応して選択されて第３図−■に示す様な
７ビツトの多重化された読み出しデータが得られる（第
３図−〇、■参照）。尚、１ビツトは冗長ビットだから
読み出さない。
７ビツトの多重化された読み出しデータが得られる（第
３図−〇、■参照）。尚、１ビツトは冗長ビットだから
読み出さない。
ここで、位相検出器９１は書き込みアドレスカウンタ１
０１と読み出しアドレスカウンタ１１１のカウント値を
比較してその差、即ち書き込みアドレスと読み出しアド
レスの位相差が設定値以下になった時、読み出しアドレ
スカウンタ１１１をリセットして初期値からカウント動
作させて設定値以上にする。
０１と読み出しアドレスカウンタ１１１のカウント値を
比較してその差、即ち書き込みアドレスと読み出しアド
レスの位相差が設定値以下になった時、読み出しアドレ
スカウンタ１１１をリセットして初期値からカウント動
作させて設定値以上にする。
又、読み出しアドレスカウンタのＱａの出力０１ （第
３図−■の斜線の部分）が第３図−■のす。
３図−■の斜線の部分）が第３図−■のす。
のほぼ中央になる様に位相を設定しておけば、１ビット
が４ビット分に引き伸ばされているので。
が４ビット分に引き伸ばされているので。
Ｗ−ＣＸがシフタで揺らいでも読み出しデータが欠落す
る可能性は少なくなる。
る可能性は少なくなる。
即ち、書き込みアドレスと読み出しアドレスの位相差が
設定値以下にならない様にすると共に、Ｗ−ＣＫの揺ら
ぎ幅に対応してパンツアメモリ１０２の段数を多くして
より長く引き伸ばすことになり、読み出しデータの誤り
の可能性を少な（することができる。
設定値以下にならない様にすると共に、Ｗ−ＣＫの揺ら
ぎ幅に対応してパンツアメモリ１０２の段数を多くして
より長く引き伸ばすことになり、読み出しデータの誤り
の可能性を少な（することができる。
以上詳細に説明した様に本発明によれば、異速度クロッ
ク乗り換えの際に誤り°発生の可能性が少なくなると云
う効果がある。
ク乗り換えの際に誤り°発生の可能性が少なくなると云
う効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図は衛星端局装置説明図、 第５図は従来例のブロック図、 第６図は第５図の動作説明図、 第７図は問題点説明図を示す。 図において、 ９は位相差検出手段、 １０はデータ書き込み手段、 １１は多重化手段を示す。 ■ＬＱ θθ θｌ θ θ３ １０ ／／ ／
２ ／ ２θ ２／２２クプ星が、ｆｆｉ 才し１
１η バリ ＄４ｍ ≠Ｌ明（ｖ１°Ｉムス Ｉ を１衷汐ｔｒｙプクヅ７図 矛５図 ■１．Ｑ θρ〜θ ｌθ〜
／−５弔１／ｆＪ
の動作説明図、 第４図は衛星端局装置説明図、 第５図は従来例のブロック図、 第６図は第５図の動作説明図、 第７図は問題点説明図を示す。 図において、 ９は位相差検出手段、 １０はデータ書き込み手段、 １１は多重化手段を示す。 ■ＬＱ θθ θｌ θ θ３ １０ ／／ ／
２ ／ ２θ ２／２２クプ星が、ｆｆｉ 才し１
１η バリ ＄４ｍ ≠Ｌ明（ｖ１°Ｉムス Ｉ を１衷汐ｔｒｙプクヅ７図 矛５図 ■１．Ｑ θρ〜θ ｌθ〜
／−５弔１／ｆＪ
Claims (1)
- 【特許請求の範囲】 内蔵の書き込みアドレスカウンタのアドレス指定に従っ
て書き込みデータを、並列に書き込むデータ書き込み手
段（１０）と、 内蔵の読み出しアドレスカウンタの指定に従って該デー
タ書き込み手段に書き込まれたデータを読み出し、時間
軸上に多重化して出力する多重化手段（１１）と、 該書き込みアドレスカウンタと読み出しアドレスカウン
タのカウント値の差が設定値以下になった時、該読み出
しアドレスカウンタをリセットして、初期値からカウン
ト動作をさせる位相差検出手段（９）とを有することを
特徴とするクロック乗り換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143744A JPS63306729A (ja) | 1987-06-09 | 1987-06-09 | クロック乗り換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143744A JPS63306729A (ja) | 1987-06-09 | 1987-06-09 | クロック乗り換え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63306729A true JPS63306729A (ja) | 1988-12-14 |
Family
ID=15346005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62143744A Pending JPS63306729A (ja) | 1987-06-09 | 1987-06-09 | クロック乗り換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63306729A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400785B1 (en) | 1998-07-13 | 2002-06-04 | Fujitsu Limited | Signal resynchronization apparatus having capability to avoid data corruption |
| EP1337056A3 (en) * | 2002-02-19 | 2006-01-11 | Fujitsu Limited | Phase difference delay control system in distance measuring system |
| JP2013157856A (ja) * | 2012-01-31 | 2013-08-15 | Nec Commun Syst Ltd | 無瞬断切替装置と方法 |
-
1987
- 1987-06-09 JP JP62143744A patent/JPS63306729A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400785B1 (en) | 1998-07-13 | 2002-06-04 | Fujitsu Limited | Signal resynchronization apparatus having capability to avoid data corruption |
| EP1337056A3 (en) * | 2002-02-19 | 2006-01-11 | Fujitsu Limited | Phase difference delay control system in distance measuring system |
| US7117383B2 (en) | 2002-02-19 | 2006-10-03 | Fujitsu Limited | Phase difference delay control system for accommodating fluctuation in phase difference in distance measuring system |
| CN1327644C (zh) * | 2002-02-19 | 2007-07-18 | 富士通株式会社 | 测距系统中的相位差延迟控制系统 |
| JP2013157856A (ja) * | 2012-01-31 | 2013-08-15 | Nec Commun Syst Ltd | 無瞬断切替装置と方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2655547B2 (ja) | Ｃｒｃ演算方法及びａｔｍ交換方式におけるｈｅｃ同期装置 | |
| US6049903A (en) | Digital data error detection and correction system | |
| JPS5816669B2 (ja) | 画情報伝送の際の継続時間のデジタルコ−デイング方法 | |
| US5570377A (en) | Method and device for detection and correction of errors in ATM cell headers | |
| US4939734A (en) | Method and a system for coding and decoding data for transmission | |
| US20090268757A1 (en) | Data transmission apparatus and data transmission method | |
| US5852639A (en) | Resynchronization apparatus for error correction code decoder | |
| US6829315B1 (en) | Alignment of parallel data channels using header detection signaling | |
| US4320511A (en) | Method and device for conversion between a cyclic and a general code sequence by the use of dummy zero bit series | |
| US5408476A (en) | One bit error correction method having actual data reproduction function | |
| US7549093B2 (en) | Method for changing a depth of an interleaver device or de-interleaver device and corresponding interleaver device and de-interleaver device | |
| US5285458A (en) | System for suppressing spread of error generated in differential coding | |
| JP3657229B2 (ja) | 距離測定システムにおける位相差遅延制御システム | |
| KR100194849B1 (ko) | 에러 검출 코드 형성 방법 및 장치 | |
| US7102553B2 (en) | Signal transmission method and signal transmission device | |
| JPH04233382A (ja) | テレテキストデコーダとエラー検出・訂正回路 | |
| JPS63209336A (ja) | 時分割多重パケツト通信方式 | |
| KR100336290B1 (ko) | 비트 동기가 혼합된 고속 디인터리빙 장치 및 방법 | |
| DK163089B (da) | Fremgangsmaade til overfoering og modtagelse af digitale informationssignaler | |
| JP2656345B2 (ja) | デイジタル信号伝送装置 | |
| JP3268337B2 (ja) | 回線切替方式 | |
| SU1202057A1 (ru) | Устройство дл исправлени ошибок в кодовой комбинации | |
| JP3811498B2 (ja) | 同期検出方法及び同期検出回路 | |
| JP3422012B2 (ja) | 情報復号装置および方法 | |
| KR100220387B1 (ko) | 비터비 복호기의 트레이스백 장치 |