JPS63307759A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63307759A JPS63307759A JP62144624A JP14462487A JPS63307759A JP S63307759 A JPS63307759 A JP S63307759A JP 62144624 A JP62144624 A JP 62144624A JP 14462487 A JP14462487 A JP 14462487A JP S63307759 A JPS63307759 A JP S63307759A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- metal wiring
- power supply
- layer
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に多層金属配線を有
する半導体集積回路に関する。
する半導体集積回路に関する。
従来の多層金属配線構造を有する半導体集積回路、例え
ば、ゲートアレーで用いられている３層の金属配線を用
いろ半導体集積回路では、否定績（ＮＡＮＤ）及び否定
和（ＮＯＲ）等を基本論理セル内の配線を第１層（最下
層）金属配線で行ない、基本論理セル間の配線を第２層
及び第３層金属配線で行ない、電源線の配線を第１層、
第２層及び第３層金属配線で行なっていた。
ば、ゲートアレーで用いられている３層の金属配線を用
いろ半導体集積回路では、否定績（ＮＡＮＤ）及び否定
和（ＮＯＲ）等を基本論理セル内の配線を第１層（最下
層）金属配線で行ない、基本論理セル間の配線を第２層
及び第３層金属配線で行ない、電源線の配線を第１層、
第２層及び第３層金属配線で行なっていた。
上述した従来の半導体集積回路は、多層金属配線の設計
をチップ面積最小化の必要性から人手設計せざるを得な
い汎用の１チツプマイクロコンピユータ及びマイクロプ
ロセッサ等に適用する場合、各層の金属配線が電源線と
信号線を共有する為、複数の電源線の配線と信号線の配
線を各々考慮して両方の配線の最適設計をすることは現
実的には不可能であり、従って設計の複雑化をもたらし
、融通性に欠けるので、設計工期の長期化及び設計誤り
を招くという欠点がある。
をチップ面積最小化の必要性から人手設計せざるを得な
い汎用の１チツプマイクロコンピユータ及びマイクロプ
ロセッサ等に適用する場合、各層の金属配線が電源線と
信号線を共有する為、複数の電源線の配線と信号線の配
線を各々考慮して両方の配線の最適設計をすることは現
実的には不可能であり、従って設計の複雑化をもたらし
、融通性に欠けるので、設計工期の長期化及び設計誤り
を招くという欠点がある。
本発明は、半導体基板Ｅに形成された少くとも２層の金
属配線層を有する半導体集積回路において、前記金属配
線層は内部素子領域を覆って形成されかつ電源配線のみ
から成る最上層の金属配線層を含んで構成される。
属配線層を有する半導体集積回路において、前記金属配
線層は内部素子領域を覆って形成されかつ電源配線のみ
から成る最上層の金属配線層を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の平面図である。
第１図に示すように、半導体基板１上に形成された内部
素子領域２を覆って最上層の第１層金属配ｖＡ５が形成
され、内部素子１域２の周囲のポンディングパッド領域
６には信号用のポンディングパッド１１と■５ｓ電源用
ポンディングパッド１２と■６゜電源用ポンディングパ
ッド１３とが形成される。
素子領域２を覆って最上層の第１層金属配ｖＡ５が形成
され、内部素子１域２の周囲のポンディングパッド領域
６には信号用のポンディングパッド１１と■５ｓ電源用
ポンディングパッド１２と■６゜電源用ポンディングパ
ッド１３とが形成される。
第３層金属配線５はポンディングパッド１２を介して供
給されるＶｓｓ電源により、Ｖｓｓ電位に保たれる。
給されるＶｓｓ電源により、Ｖｓｓ電位に保たれる。
第２図は第１図のＡ部の内部素子領域の一部切欠き平面
図である。
図である。
第２図に示すように、半導体基板１上に形成されたトラ
ンジスタを形成するための拡散層領域２１〜２４と、第
１層金属配線３と、第２層金属配線４と第３層金属配線
５と、多結晶シリコン層７と、コンタクト８と、第１層
金属配線３と第２層金属配線４間のスルーホール９と、
第２層金属配線４と第３層金属配線５間のスルーホール
１０とを含む。
ンジスタを形成するための拡散層領域２１〜２４と、第
１層金属配線３と、第２層金属配線４と第３層金属配線
５と、多結晶シリコン層７と、コンタクト８と、第１層
金属配線３と第２層金属配線４間のスルーホール９と、
第２層金属配線４と第３層金属配線５間のスルーホール
１０とを含む。
このように構成して、スルーホール１０．スルーホール
９及びコンタクト８を介し第３屑金属配線５のＶ５５電
位は第１層金属配線３及び第２層金属配線４へ導かれる
ため、別の配線を用いる必要が生じない。
９及びコンタクト８を介し第３屑金属配線５のＶ５５電
位は第１層金属配線３及び第２層金属配線４へ導かれる
ため、別の配線を用いる必要が生じない。
従って、配線設計が容易になり短期間に誤りなし行なう
ことができる。
ことができる。
第３図は本発明の第２の実施例の平面図である。
第３図に示すように、第２の実施例では半導体基板１上
に第１の内部素子領域２１と第２の内部素子領域２ｂと
を設け、内部素子領域２１上を覆う第３層金属配線５ａ
と内部素子領域２ｂ上を覆う第３層金属配線５ｂを形成
している。
に第１の内部素子領域２１と第２の内部素子領域２ｂと
を設け、内部素子領域２１上を覆う第３層金属配線５ａ
と内部素子領域２ｂ上を覆う第３層金属配線５ｂを形成
している。
内部素子領域２．はＶｓｓｌ電源及び■。Ｃ７電源と用
い、内部素子領域２ｂはＶｓｓ２電源及びＶＣＣ２電源
を用いる。
い、内部素子領域２ｂはＶｓｓ２電源及びＶＣＣ２電源
を用いる。
半導体基板１の外周上のポンディングパッド領域６上に
形成したポンディングパッド１２．、からＶｓｓ１電源
、ポンディングパッド１３．、からＶｃｃ１電源が第３
層金属配線５１に供給され、ポンディングパッド１２ｂ
から■＝、ｓ２電源、ポンディングパッド１３．からＶ
ｃｃ２電源が第３層金属配線５ｂに供給される。
形成したポンディングパッド１２．、からＶｓｓ１電源
、ポンディングパッド１３．、からＶｃｃ１電源が第３
層金属配線５１に供給され、ポンディングパッド１２ｂ
から■＝、ｓ２電源、ポンディングパッド１３．からＶ
ｃｃ２電源が第３層金属配線５ｂに供給される。
第２の実施例では、完全２電源を用いる半導体集積回路
に適用できる利点がある。
に適用できる利点がある。
以上説明したように本発明は、最上層の金属配線を電源
線のみに使用し、その電源を使用する内部素子上を最上
層の金属配線で覆い、下層の配線を引回すことなしにス
ルーホール及びコンタクトで素子に電源を供給すること
により、チップ面積を縮少でき、又、設計の融通性が大
きくなるので、設計工期を短縮し設計誤りの発生を防止
できるという効果がある。更に、第３層金属配線はほぼ
矩形の大きなパターンになるので下地の段差による段切
れに注意を払うことを要せず、製造プロセスの簡略化を
図れるという副次的効果もある。
線のみに使用し、その電源を使用する内部素子上を最上
層の金属配線で覆い、下層の配線を引回すことなしにス
ルーホール及びコンタクトで素子に電源を供給すること
により、チップ面積を縮少でき、又、設計の融通性が大
きくなるので、設計工期を短縮し設計誤りの発生を防止
できるという効果がある。更に、第３層金属配線はほぼ
矩形の大きなパターンになるので下地の段差による段切
れに注意を払うことを要せず、製造プロセスの簡略化を
図れるという副次的効果もある。
第１図は本発明の第１の実施例の平面図、第２図は第１
図のＡ部の内部素子領域の一部切欠き平面図、第３図は
本発明の第２の実施例の平面図である。
図のＡ部の内部素子領域の一部切欠き平面図、第３図は
本発明の第２の実施例の平面図である。
Claims (1)
- 半導体基板上に形成された少くとも２層の金属配線層
を有する半導体集積回路において、前記金属配線層は内
部素子領域を覆って形成されかつ電源配線のみから成る
最上層の金属配線層を含むことを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144624A JPS63307759A (ja) | 1987-06-09 | 1987-06-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144624A JPS63307759A (ja) | 1987-06-09 | 1987-06-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63307759A true JPS63307759A (ja) | 1988-12-15 |
Family
ID=15366365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62144624A Pending JPS63307759A (ja) | 1987-06-09 | 1987-06-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63307759A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183189B2 (en) | 1996-12-04 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143550A (ja) * | 1982-02-22 | 1983-08-26 | Nec Corp | 半導体装置 |
| JPS605542A (ja) * | 1983-06-24 | 1985-01-12 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-06-09 JP JP62144624A patent/JPS63307759A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143550A (ja) * | 1982-02-22 | 1983-08-26 | Nec Corp | 半導体装置 |
| JPS605542A (ja) * | 1983-06-24 | 1985-01-12 | Toshiba Corp | 半導体装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183189B2 (en) | 1996-12-04 | 2007-02-27 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7511362B2 (en) | 1996-12-04 | 2009-03-31 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7521796B2 (en) | 1996-12-04 | 2009-04-21 | Seiko Epson Corporation | Method of making the semiconductor device, circuit board, and electronic instrument |
| US7842598B2 (en) | 1996-12-04 | 2010-11-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7888260B2 (en) | 1996-12-04 | 2011-02-15 | Seiko Epson Corporation | Method of making electronic device |
| US8115284B2 (en) | 1996-12-04 | 2012-02-14 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board and electronic instrument |
| US8384213B2 (en) | 1996-12-04 | 2013-02-26 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
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