JPS63308331A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63308331A JPS63308331A JP62145638A JP14563887A JPS63308331A JP S63308331 A JPS63308331 A JP S63308331A JP 62145638 A JP62145638 A JP 62145638A JP 14563887 A JP14563887 A JP 14563887A JP S63308331 A JPS63308331 A JP S63308331A
- Authority
- JP
- Japan
- Prior art keywords
- package
- semiconductor chip
- pads
- lead wires
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体チップ上の外部
接続端子とパッケージのリード線取付部のリード線によ
る接続法上の半導体装置に関する。
接続端子とパッケージのリード線取付部のリード線によ
る接続法上の半導体装置に関する。
一般に、半導体装置は回路素子が一つの、例えば、シリ
コンなどの半導体チップ内に作込まれ半導体チップ上面
の周辺部に設け°られた複数の外部接続端子（以下、パ
ッドと称す）をパッケージのリード線取付部（以下、ビ
ンと称す）と、例えば、アルミニウムなどのリード線で
接続することにより外部と電気的に接続している。
コンなどの半導体チップ内に作込まれ半導体チップ上面
の周辺部に設け°られた複数の外部接続端子（以下、パ
ッドと称す）をパッケージのリード線取付部（以下、ビ
ンと称す）と、例えば、アルミニウムなどのリード線で
接続することにより外部と電気的に接続している。
従来の半導体装置は、必要とする回路機能毎に半導体チ
ップに形成し、１４．１６ビンＤＩＰのように標準化さ
れているパッケージに合せて、半導体チップのパッドと
ビンの接続パターンを定めていた。従って、この接続パ
ターンは、はぼ、半導体チップ毎に定まりあまり問題と
なることはなかった。
ップに形成し、１４．１６ビンＤＩＰのように標準化さ
れているパッケージに合せて、半導体チップのパッドと
ビンの接続パターンを定めていた。従って、この接続パ
ターンは、はぼ、半導体チップ毎に定まりあまり問題と
なることはなかった。
しかしながら、最近に至り、ゲートアレイのようにマス
クスライスを作成し、一つのマスタスライスから数十〜
数万ゲートに及ぶ多種の半導体装置を作成することが行
われるようになり、それらの半導体チップの入出力数に
応じてそれぞれ、例えば、２８，６４，１００．２０８
ビンのように異るビン数のパッケージに収納されている
。又、装置への実装に応じてＤＴＰやＰＧＡ、フラット
＋ ＰＬＣＣのように異る形態のパッケージに収納され
る。
クスライスを作成し、一つのマスタスライスから数十〜
数万ゲートに及ぶ多種の半導体装置を作成することが行
われるようになり、それらの半導体チップの入出力数に
応じてそれぞれ、例えば、２８，６４，１００．２０８
ビンのように異るビン数のパッケージに収納されている
。又、装置への実装に応じてＤＴＰやＰＧＡ、フラット
＋ ＰＬＣＣのように異る形態のパッケージに収納され
る。
この場合、各半導体チップは一つのマスクスライスで形
成されるため、そのパッドはすべて同一に配設されてい
るので、これをパッケージのビンに合せてどう接続する
かのリード線の接続パターンを定めなければならない。
成されるため、そのパッドはすべて同一に配設されてい
るので、これをパッケージのビンに合せてどう接続する
かのリード線の接続パターンを定めなければならない。
又、半導体チップに合せてパッケージの配線レイアウト
を変えることは開発時間及び価格の面等から不利である
。
を変えることは開発時間及び価格の面等から不利である
。
第３図は従来の半導体装置の一例の平面図である。
第３図に示すように、半導体チップ１の周辺上に形成さ
れた１６個のパッドＤ１〜Ｄ１６と、パッケージ２に形
成された１６個のビン２１〜Ｐ１６とをそれぞれ対応す
る番号ごとにアルミニウムのリード線６で接続している
。
れた１６個のパッドＤ１〜Ｄ１６と、パッケージ２に形
成された１６個のビン２１〜Ｐ１６とをそれぞれ対応す
る番号ごとにアルミニウムのリード線６で接続している
。
この場合、パッドＤ６とビンＰ６及びパッドＤＩ４とビ
ンＰ１４のリード線が、パッドとビンとの位置関係から
特に長くなる。
ンＰ１４のリード線が、パッドとビンとの位置関係から
特に長くなる。
上述した従来の半導体装置は、半導体チップ上のパッド
とパッケージのビンとの位置関係によってリード線が長
くなることがあるので、リード線の垂れや流れ等の変形
が発生しやすく、半導体チップのエツジや隣接するリー
ド線と接触し短絡障害を発生する。このなめ、同一の半
導体チップを一多種類のパッケージに収納しようとする
と、パッケージの配線レイアウトを変えなければならず
、パッケージの開発時間が長くなり、パッケージの開発
コストも高くなるという欠点がある。
とパッケージのビンとの位置関係によってリード線が長
くなることがあるので、リード線の垂れや流れ等の変形
が発生しやすく、半導体チップのエツジや隣接するリー
ド線と接触し短絡障害を発生する。このなめ、同一の半
導体チップを一多種類のパッケージに収納しようとする
と、パッケージの配線レイアウトを変えなければならず
、パッケージの開発時間が長くなり、パッケージの開発
コストも高くなるという欠点がある。
本発明の目的は、パッケージの開発時間を短縮し、パッ
ケージの開発コストを低減できる半導体装置を提供する
ことにある。
ケージの開発コストを低減できる半導体装置を提供する
ことにある。
本発明の半導体装置は、上面周辺部に複数の外部接続端
子を形成した半導体チップと、該半導体チップを中央部
に固定し複数のリード線取付部を有するパッケージと、
前記半導体チップと前記パッケージとの間に配設される
表面に複数の導電体部が形成された絶縁性のランドと、
前記外部接続端子と対応する前記導電体部を接続する複
数の第１のリード線と、前記導電体部と対応する前記リ
ード線取付部を接続する複数の第２のリード線とを含ん
で構成される。
子を形成した半導体チップと、該半導体チップを中央部
に固定し複数のリード線取付部を有するパッケージと、
前記半導体チップと前記パッケージとの間に配設される
表面に複数の導電体部が形成された絶縁性のランドと、
前記外部接続端子と対応する前記導電体部を接続する複
数の第１のリード線と、前記導電体部と対応する前記リ
ード線取付部を接続する複数の第２のリード線とを含ん
で構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の平面図である。
第１図に示すように、上面の周辺部に１６個のパッドＤ
１〜Ｄ１６を形成した半導体チップ１と、半導体チップ
１を中央部に固定し１６個のビンＰ１〜Ｐ１６を有する
パッケージ２と、半導体チップ１とパッケージ２との間
に半導体チップ１を囲って配設され表面に１６個のパタ
ーン化された導電体部Ｃ１〜Ｃｔ６を形成した絶縁性の
ランド３と、パッドＤ１〜Ｄ１６と対応する導電体部Ｃ
１〜Ｃ１６とをそれぞれ接続するアルミニウムの第１の
リード線４と、導電体部Ｃ，〜Ｃ１６と対応するビン２
１〜ＰＩ６とをそれぞれ接続するアルミニウムの第２の
リード線５とを含む。
１〜Ｄ１６を形成した半導体チップ１と、半導体チップ
１を中央部に固定し１６個のビンＰ１〜Ｐ１６を有する
パッケージ２と、半導体チップ１とパッケージ２との間
に半導体チップ１を囲って配設され表面に１６個のパタ
ーン化された導電体部Ｃ１〜Ｃｔ６を形成した絶縁性の
ランド３と、パッドＤ１〜Ｄ１６と対応する導電体部Ｃ
１〜Ｃ１６とをそれぞれ接続するアルミニウムの第１の
リード線４と、導電体部Ｃ，〜Ｃ１６と対応するビン２
１〜ＰＩ６とをそれぞれ接続するアルミニウムの第２の
リード線５とを含む。
このように使用するパッケージ２のピン配置に合せてラ
ンド２上に形成する導電体部をパターン化することによ
り、すべてのリード線の長さを短くできるので、リード
線の垂れや流れ等の変形が発生することを防止して、リ
ード線が半導体チップのエツジや隣接するリード線と接
触して短絡障害を発生することを防止できる。
ンド２上に形成する導電体部をパターン化することによ
り、すべてのリード線の長さを短くできるので、リード
線の垂れや流れ等の変形が発生することを防止して、リ
ード線が半導体チップのエツジや隣接するリード線と接
触して短絡障害を発生することを防止できる。
第２図は本発明の第２の実施例の平面図である。
第２図に示すように、第２の実施例では半導体チップｉ
、の一つの辺にのみ対向して４個の導電体部Ｃ２１〜Ｃ
２４をパターン形成した絶縁性のランド３．を設けてい
る。
、の一つの辺にのみ対向して４個の導電体部Ｃ２１〜Ｃ
２４をパターン形成した絶縁性のランド３．を設けてい
る。
これは、半導体チップ１．がマイクロコンピュータやメ
モリ等の大規模回路を搭載し、その周辺回路をゲートア
レイにより構成しているような場合に、半導体チップの
他の３辺のパッドを各パッケージに適合するように設計
したもので、ゲートアレイを含む半導体チップの一つの
辺にだけ対応して導電体部Ｃ２１〜Ｃ２４を有するラン
ド３．を設けたものである。
モリ等の大規模回路を搭載し、その周辺回路をゲートア
レイにより構成しているような場合に、半導体チップの
他の３辺のパッドを各パッケージに適合するように設計
したもので、ゲートアレイを含む半導体チップの一つの
辺にだけ対応して導電体部Ｃ２１〜Ｃ２４を有するラン
ド３．を設けたものである。
第２の実施例では、半導体チップの１辺に対応して導電
体部Ｃ２１”””Ｃ２４のパターンを設計するものであ
るため、第１図に示した第１の実施例の４辺に対応して
導電体部のパターンを設計するよりも更に開発時間が短
縮でき、開発コストも低減できる利点がある。
体部Ｃ２１”””Ｃ２４のパターンを設計するものであ
るため、第１図に示した第１の実施例の４辺に対応して
導電体部のパターンを設計するよりも更に開発時間が短
縮でき、開発コストも低減できる利点がある。
以上説明したように本発明の半導体装置は、半導体チッ
プ上のパッドとパッケージのビンとの間にパターン化さ
れた導電体部を設けこのパターンを変えることにより、
同一の半導体チップを各種の形態の異なるパッケージに
収納することができるので、パッケージの開発時間が短
縮され、開発コストが低減されるという効果がある。
プ上のパッドとパッケージのビンとの間にパターン化さ
れた導電体部を設けこのパターンを変えることにより、
同一の半導体チップを各種の形態の異なるパッケージに
収納することができるので、パッケージの開発時間が短
縮され、開発コストが低減されるという効果がある。
第１図は本発明の第１の実施例の平面図、第２図は本発
明の第２の実施例の平面図、第３図は従来の半導体装置
の一例の平面図である。 １．１．・・・半導体チップ、２・・・パッケージ、３
．３．・・・ランド、４．５．６・・・リード線、Ｃ１
−Ｃ１６＋ Ｃ２１〜Ｃ２４・・・導電体部、Ｄ１〜Ｄ
１６・・・パッド、Ｐ、〜Ｐ１６・・・ビン。 代理人 弁理士 内 原 晋（′：。 １ 千専本本ナファ ４．５ フード那良 、 Ｃｔ〜Ｃ〃 導電体π
Ｖ。 ＤＩ−ρＪバッｈ”、β〜Ｉ：／ｉ ごシ。 第Ｚ図
明の第２の実施例の平面図、第３図は従来の半導体装置
の一例の平面図である。 １．１．・・・半導体チップ、２・・・パッケージ、３
．３．・・・ランド、４．５．６・・・リード線、Ｃ１
−Ｃ１６＋ Ｃ２１〜Ｃ２４・・・導電体部、Ｄ１〜Ｄ
１６・・・パッド、Ｐ、〜Ｐ１６・・・ビン。 代理人 弁理士 内 原 晋（′：。 １ 千専本本ナファ ４．５ フード那良 、 Ｃｔ〜Ｃ〃 導電体π
Ｖ。 ＤＩ−ρＪバッｈ”、β〜Ｉ：／ｉ ごシ。 第Ｚ図
Claims (1)
- 上面周辺部に複数の外部接続端子を形成した半導体チッ
プと、該半導体チップを中央部に固定し複数のリード線
取付部を有するパッケージと、前記半導体チップと前記
パッケージとの間に配設される表面に複数の導電体部が
形成された絶縁性のランドと、前記外部接続端子と対応
する前記導電体部を接続する複数の第１のリード線と、
前記導電体部と対応する前記リード線取付部を接続する
複数の第２のリード線とを含むことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145638A JPS63308331A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145638A JPS63308331A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63308331A true JPS63308331A (ja) | 1988-12-15 |
Family
ID=15389640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145638A Pending JPS63308331A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0400324A3 (en) * | 1989-05-30 | 1992-04-15 | International Business Machines Corporation | Semiconductor package |
-
1987
- 1987-06-10 JP JP62145638A patent/JPS63308331A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0400324A3 (en) * | 1989-05-30 | 1992-04-15 | International Business Machines Corporation | Semiconductor package |
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