JPS63310173A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野コ この発明は、半導体装置特にＬ　Ｄ　Ｄ　（１１ｇｈｔ
ｌｙｄｏｐｅｄ　ｄｒａｉｎ）構造を有するＭＯＳ型半
導体装置及びその製造方法に関するものである。

［従来の技術］ 従来のＭＯＳ型半導体装置の構造及び接続部の説明図を
第６図及び第７図に、更にＬＤＤ構造の半導体の製造工
程説明図を第８（ａ）図〜第８（ｅ）図に示す。

図において、１はＳｉ基板、２は拡散層、２ａは拡散層
が濃度の低い領域、２ｂは拡散層が濃度の高い領域、３
はゲート電極、４はゲート絶縁膜、５は層間絶縁膜、６
はサイドウオール、７は１層目配線層、８は２層目配線
層、９は接続部（コンタクト部）である。

一般にＬＤＤ構造とは、第６図に示す如く、拡散層２が
濃度の低い領域２ａと、濃度の高い領域２ｂとから成り
、領域２ａが濃度が低いためチャネルが形成されるべき
領域即ちゲート絶縁膜４の下へ拡散が拡がらずチャネル
長が確保出来るような構造を言う。

又ＬＤＤ構造は、領域２ａによりこの部分の抵抗が領域
２ｂより高くなるためドレイン近傍で生ずる電界を緩和
し、この電界によってドレイン近傍上のゲート絶縁膜４
中にキャリアが注入し捕獲されることにより生ずるしき
い値等の絶縁電界効果トランジスタ（以下ＭＩＳＦＥＴ
という）の特性の劣化いわゆるホットキャリア現象を抑
制するものである。

又、ＬＤＤ構造の半導体製造工程について、第８（ａ）
図〜第８（ｅ）図に基いて述べると以下の通りである。

先ず、第８（ａ）図の如く、従来の方法によりゲート電
極３をゲート絶縁膜４上に形成し、次に第８（ｂ）図の
如く、濃度の低い拡散領域２ａを形成し、更に第８（ｃ
）図の如く、サイドウオールを形成するための層間絶縁
膜６ａを形成し、次いで異方性エツチングにより第８（
ｄ）図の如く、サイドウオール６を形成し、終わりに第
８（ｅ）図の如く、濃度の高い拡散領域２ｂを形成する
ものである。

このようにＬＤＤ構造にすることにより耐圧が改善され
、バイアスストレス試験によるしきい値変動が通常構造
の素子と比べて約２桁小さくなり、高信頼性トランジス
タが実現される。

又、特開昭５１−６８７７６号には、−導電型の半導体
基板に形成された逆導電型のソース領域及びドレイン領
域を備える電界効果トランジスタ（以下ＭＩＳＦＥＴと
言う）であって、前記ドレイン領域は高表面不純物濃度
の中央部と該中央部を囲む低不純物濃度部からなる電界
効果トランジスタが開示されている。これはドレーン領
域の近傍に生ずる電界を緩和し、ホットキャリアによる
しきい値電圧の変動を防止するために２重ドレーン構造
を採用したものである。− 更に、特開昭６０−１９４５６８号には、ＭＩＳＦＥＴ
を備えたＩＣにおイテ、ＭＩＳＦＥＴの実効チャンネル
長を充分に確保し、短チャンネル効果を防止し、ＩＣの
集積度の向上と動作時間の高速化を図ることを目的とし
て、同一導電型で異なる不純物濃度の２つの半導体領域
によって構成されるドレーン領域またはソース領域を形
成するためのそれぞれの不純物を、ゲート電極およびそ
の両側部に設けられたサイドウオールを介して半導体基
板内に導入することにより、チャネルが形成されるべき
領域へのソース領域又はＦＬ／ドレイン領域回り込みを
抑制し、実効チャンネル長を充分に確保が出来るという
ＩＣが開示されている。

又特開昭６１−２０３６９号には、ＬＤＤの形成方法が
開示されている。

即ち、この方法は、素子分離領域で囲まれた半導体基板
上にゲート絶縁膜を介してゲート電極を形成する工程と
、このゲート電極をマスクとして前記基板に不純物を導
入し第２導電型の第１の不純物層を形成する工程と、全
面に絶縁膜を堆積した後、この絶縁膜を反応性エツチン
グにより除去し前記ゲート電極の側面及びその近傍に残
存させる工程と、前記基板にゲート電極及び残存絶縁膜
をマスクとして不純物を導入し第２導電型の第２の不純
物層を形成し、ソース、ドレイン領域を形成する工程と
、全面に前記絶縁膜に対して選択エツチング性を有する
マスク材料層を形成した後、このマスク材料層をゲート
電極側面の残存絶縁膜の一部が露出するまで選択的に除
去する工程と、残存したマスク材料層を用いて前記残存
絶縁膜を選択的に除去し、ゲート電極との間に間隙部を
形成する工程と、この間隙部より前記基板に不純物を導
入し第１導電型の第３の不純物層を形成する工程とを具
備することを特徴とする半導体装置の製造方法である。

この方法は、ドレイン電圧による空乏層の伸びを抑える
ための第１導電型の第３の不純物層（例えば、Ｐ−型層
）を、ゲート電極の側壁近傍の第１導電型の半導体基板
のみに部分的に形成することにより、前記Ｐ−型層のソ
ース、ドレイン領域との接触部分を従来よりも少なくし
たものである。

［発明が解決しようとする問題点コ 以上の如き従来のＭＯＳ型半導体装置の問題点として、
次の点が挙げられる。

（１）第７図に示す如く、２層間の接続部９は従来穴状
の開口部を形成していたが、そのため開口部９と１層目
配線層７の金属が短絡しないようにフォトリソグラフィ
ーの組合わせ余裕ａが必要であった。このことは高集積
化する上で、余裕ａが露光装置の能力で決定されるため
単純に小さく出来ず、ネックとなっていた。

（２）前項と同様の理由で、組合わせ余裕ａのために、
２層目配線層８の長さが縮小出来ず、この抵抗による伝
搬遅延のため高速化が出来ない。

（３）前記（１）項と同様の理由で、組合わせ余裕ａに
より寄生拡散容量が小さくならず高速化が出来ない。

本発明は、以上の如き問題点を解決する半導体装置及び
その製造方法を提供することを目的とするものである。

［問題点を解決するための手段］ 本発明は、ＬＤＤ構造を有するＭＯ８型半導体装置で、
ポリシリコン又は高融点金属又はこれらの２層からなる
ポリサイドの各組合わせによる２層構造からなり、該２
層構造の２層目の配線層と基板上に形成されたソース又
はドレインの拡散層との接続部の開口部が少くとも２層
目配線層の配線方向において該ソース又はドレインの拡
散層より大きく形成され、かつ該２層配線の分離がＬＤ
Ｄ構造のサイドウオール又は該２層配線間の層間絶縁膜
をエツチングして形成される側壁絶縁膜又は両者によっ
て形成される絶縁膜によってなされていることを特徴と
する半導体装置であり、更に前記２層間の絶縁膜の厚み
が最も薄い部分で５０ＯＡ”以上であることを特徴とす
る半導体装置である。

又、本発明の半導体装置の製造方法の第１は、半導体基
板表面にゲート絶縁膜を形成した後、ポリシリコン層又
は高融点金属層又はこの２つの組合せからなるポリサイ
ド層のゲート電極層を形成する第１工程、該ゲート電極
層上−にＣＶＤ又は酸化等の熱処理により絶縁膜を全面
に形成する第２工程、該絶縁膜上にフォトレジストパタ
ーンを形成する第３工程、該絶縁膜を反応性エツチング
により除去し、同じく反応性エツチングによりゲート電
極を形成せしめ、前記フォトレジストを除去する第４工
程、前記ゲート電極をマスクとして前記基板に第１導電
型のイオン打込みにより第１導電型低濃度層を形成する
第５工程、次いでＣＶＤ又は酸化等の熱処理により絶縁
膜をゲート電極上全面に形成せしめる第６エ程、反応性
エツチングにより全面エツチング除去しサイドウオール
をゲート電極の側壁に形成せしめる第７エ程、該基板に
第１導電型のイオン打込みにより第１導電型高濃度層を
形成する第８工程、次にＣＶＤ等により絶縁膜を形成す
る第９工程、前記絶縁膜上の所定部分に開口部を形成す
るためのフォトレジストパターンを形成する第１０工程
、前記絶縁膜上の所定部分をエツチング除去し、前記２
層間接続部に開口部を形成する第１１工程、以下２層目
配線層を形成する第１２工程とからなることを特徴とす
る半導体装置の製造方法である。

又、本発明の製造方法の第２は、半導体基板表面にゲー
ト絶縁膜を形成した後、ポリシリコン層又は高融点金属
層又はこの２つの組合せからなるポリサイド層のゲート
電極層を形成する第１工程、前記ゲート電極をマスクと
して、前記基板に第１導電型のイオン打込みにより第１
導電型低濃度層を形成する第２工程、次いで９５０℃以
下の温度で該絶縁膜を湿雰囲気中で酸化する第３工程、
次いで前記第１の製造方法の第６〜１２工程を続いて行
う１０工程からなることを特徴とする半導体装置の製造
方法である。

次に、本発明の製造方法の第３は、半導体基板表面に従
来方法で、ゲート絶縁膜を形成した後、ポリシリコン層
又は高融点金属層又はこの２つの組合せからなるポリサ
イド層のゲート電極層を形成し、前記基板に第１導電型
のイオン打込みにより第１導電型低濃度層を形成せしめ
、該ゲート電極の側壁にサイドウオールを形成する第１
工程、次いで９５０℃以下の温度で該絶縁膜を湿雰囲気
中で酸化する第２工程、該基板に第１導電型のイオン打
込みにより第１導電型高濃度層を形成する第３工程、次
いで前記第１の製造方法の第９〜１２工程を続いて行う
７エ程からなることを特徴とする半導体装置の製造方法
である。

［作用］ 従来方法では、１層目ポリシリコン配線間隔は第７図に
示す如＜、１　＋２ａとなる。ここで、ｆＩ：ポリシリ
コン間の開口部の大きさ、ａ：合わせ余裕 しかしながら、本発明方法では、合わせ余裕を取る必要
がなく、第２図に示す如く加工制限される最小の配線間
隔でよい。

例えば、１層目ポリシリコンの線幅及び間隔を夫々１．
２　ｕｒａ　％　　１．２μｍ　、合わせ余裕ａを１．
０μｒｓｓｌを１．２．ｃｚｍとすると、 従来方法二Ω＋２ａ＝　（１，２＋１．ＯＸ　２）μｍ
−３，２μｍ本発明法：１．２μ踊 となり、本発明法の場合、従来法の約半分以下となる。

本発明の半導体装置は以上の如く構成したので、チップ
面積が縮小出来、この分だけソース又はドレインの拡散
層の拡散面積が縮小され寄生容量が減少する。又同様に
この分だけ２層目ポリシリコンの配線長が短くなり、配
線抵抗が小さくなって、伝搬遅延が減少出来、高速化低
コスト化に対応出来る。

又、本発明の半導体装置において、ゲート電極をポリシ
リコン又は高融点金属又はこれらの２層からなるポリサ
イドの各組合わせを用いた時、この表面に凹凸があるた
め絶縁破壊がし易くなる。

このため前記２層間の絶縁膜の厚みを、最も薄い部分で
５００Ａ”以上とすることにより絶縁破壊を防止し得る
ものである。

次に本発明の実施例について述べる。

［実施例］ ［実施例１］ 本発明の半導体装置の実施例を、Ｎチャネル型ＭＩＳＦ
ＥＴを備えたＩＣに適応した例について説明する。

第１図及び第２図は、夫々本発明の半導体装置及びその
接続部の説明図である。

面図において、第６図〜第８図中の符号と同符号は同−
又は相当部分を示すので繰返しの説明を省略する。

図において１０は層間絶縁膜、１１は側壁絶縁膜である
。

第１図において、１は第６図と同じくシリコン単結晶か
らなるＰ−型半導体基板又はＮ−型半導体基板上に形成
されたＰ−領域であり、ＩＣを構成するものである。２
は拡散層であり、２ａは濃度の低い拡散層、２ｂは濃い
拡散層であり、３は絶縁膜４の所定上面部に設けられ主
としてゲート電極として用いられる第１層目配線層であ
り、４は主としてゲート絶縁膜として使用する基板１上
部に設けられた絶縁膜であり、５は基板１上部に半導体
素子を覆うようにして設けられた層間絶縁膜であり、主
としてその上部に設けられた第２層目配線層と半導体素
子とを電気的に隔離するものである。６は主として第１
層目配線層のゲート電極部３の両端部のゲート絶縁膜４
の上部に異方性エツチングにより設けられた絶縁性のサ
イドウオールであり、ドレイン領域又はソース領域とし
て用いられる一対の半導体領域をより隔離し、実効チャ
ネル長さを充分に確保するためとこの時形成された濃度
の低い拡散層２ａとより成り立っている。

又、１１は第１層目配線層７と第２層目配線層８との接
触をとる開口部内にあるゲート電極３の側壁の絶縁膜で
ゲート絶縁膜４の上部に異方性エツチングにより形成さ
れた側壁絶縁膜であり、この側壁絶縁膜は第１としてＬ
ＤＤ構造のサイドウオール、第２として層間絶縁膜１０
を異方性エツチングで開口部（第２図においては９）を
形成する際に該サイドウオールと同様のメカニズムにて
形成される側壁絶縁膜、第３には前記第１と第２の組合
せによって出来る側壁絶縁膜であり、これらの違いは層
間絶縁膜１０においてその膜厚とこれがエツチングされ
る際のオーバーエツチング時間の設定により説明される
。

つまりオーバーエツチング時間が長いと層間絶縁膜１０
がゲート電極側面においても全てエツチングされ側壁絶
縁膜６はＬＤＤのサイドウオールのみとなり逆にエツチ
ング量を減らすと第３の状態となる。

第２の状態は後述する実施例３で示される工程で作成さ
れた時の状態を示す。

本発明の半導体装置は、第１図に示す如く、（１）２層
目配線層８が基板上の拡散層２との接線部において、サ
イドウオール又は側壁絶縁膜である６により自己整合的
に１層目配線層７（ゲート電極３）と分離されている。

（２）開口部９はソース又はドレインの拡散層のＳｉ表
面とサイドウオール又は側壁絶縁膜６との境界より大き
く合わせ余裕を取っていない。

（３）１層目及び２層目の配線層７及び８は従来の層間
絶縁膜１０以外に絶縁膜５によっても分離されている。

等、従来の装置とは異なるものである。

［実施例２コ 次に第３（ａ）図〜第３（ｇ）図に基づいて、本発明の
半導体装置の製造方法の一実施例について述べる。

図において１２はフォトレジストパターンである。

本発明の半導体装置の製造方法は、 （１）先ず、第３（ａ）図に示す如く、ｐ型の半導体基
板１の表面にゲート絶縁膜４を形成した後、酸化膜多結
晶シリコン層又は高融点金属層又はこの２つの組合せか
らなるポリサイド層のゲート電極層（１層目配線層７）
を形成する。

（２）次に第３（ｂ）図に示す如く、ゲート電極層７上
にＣＶＤにより絶縁膜５を形成する。（この場合、又は
ゲート電極７層の酸化熱処理等によってもよい。） （３）第３（Ｃ）図に示す如く、絶縁膜５上にフォトレ
ジストパターン１２を形成する。

（４）第３（ｄ）図に示す如く、反応性エツチング（Ｒ
Ｉ　Ｅ）により、絶縁膜５をエツチング除去する。次に
、第３（ｅ）図に示す如く、同じく反応性エツチングに
よりゲート電極３を形成せしめ、フォトレジストパター
ン１２を除去する。

（５）第３（ｆ）図に示す如く、ゲート電極３をマスク
として基板１に３１Ｐ＋のイオン打込みにより、ｎ一層
（濃度の低い拡散層２ａ）を形成する。

（６）第３（ｇ）図に示す如く、ＣＶＤにより層間絶縁
膜６ａをゲート電極３上全面に形成する。

（７）第３（ｈ）図に示す如く、全面を反応性エツチン
グにより全面エツチング除去し、サイドウオール６をゲ
ート電極３の側壁に形成する。

（８）次に、第３（ｉ）図に示す如く、基板１に３１Ｐ
＋又はＡｓのイオン打込みを用いてｎ＋層（ａい拡散層
２ｂ）を形成する。

（９）第３（ｊ）図に示す如く、ＣＶＤにより層間絶縁
膜１０を形成する。

（１０）第３（ｋ）図に示す如く、前記層間絶縁膜１０
の所定部分の下の層間絶縁膜５及びサイドウオール６一
部をエツチングにより除去し、サイドウオール１１及び
接続部の開口部９を形成する。

尚、このとき層間絶縁膜５．サイドウオール６形成時の
オーバエツチング量１層間絶縁膜１０と接続部の開口部
９とのエツチング条件を最適化することにより１層目配
線層７と２層目配線層８間の絶縁膜５又は１１が膜の最
小で５０ＯＡ”以上に調節することにより両者間のリー
クを防止し、耐圧の確保をする。

（１１）最後に、第３（１）図に示す如く、以下従来方
法により２層目配線金属層８を形成する。

以上の１２工程を行うことにより本発明の半導体装置の
構造が実現出来た。

［実施例３］ 一方第４（ａ）図〜第４（Ｃ）図に示す他の方法につい
て述べる。

（１）先ず、第４（ａ）図に示す如く、ｐ型の半導体基
板表面にゲート絶縁膜を形成した後、ポリシリコン層又
は高融点金属層又はこの２つの組合せからなるポリサイ
ド層のゲート電極層３を半導体基板１上のゲート膜４上
に形成する。

（２）次いで、第４（ｂ）図に示す如く、ゲート電極層
３をマスクとして基板１に３１Ｐ”のイオン打込みによ
り、ｎ一層（濃度の低い拡散層２ａ）を形成する。

（３）第４（Ｃ）図に示す如（，９５０℃以下の温度で
湿雰囲気中で酸化処理することによりゲート電極３の周
囲がＳｉ基板１よりかなり多く、（温度条件によるが５
〜１０倍程度の膜）６ａが形成出来る。

（４）以下前記実施例２の製造工程（６）以下の７エ程
（第３（ｆ）図以下）を行う。

以上１０工程からなる水沫にても本発明の半導体装置の
構造が実現出来る。

［実施例４］ 又、第５（ａ）図〜第５（ｄ）図に示す他の方法につい
て述べる。

（１）第５（ａ）図に示す如く、従来方法でｎ型の半導
体基板表面に、ゲート絶縁膜を形成した後、ポリシリコ
ン層又は高融点金属層又はこの２つの組合せからなるポ
リサイド層のゲート電極層を形成し、該ゲート電極３の
側壁にサイドウォール６を形成せしめ次いで該ゲート電
極３をマスクとして、前記基板１に３１Ｐ＋イオン打込
みによりｎ一層（低い拡散層２ａ）を形成せしめる。

（２）第５（ｂ）図に示す如く絶縁膜５を９５０℃以下
の温度で湿雰囲気中で酸化熱処理する。

このとき実施例３の理由によりゲート電極３上にのみ多
く絶縁膜５が形成出来る。

（３）第５（ｃ）図に示す如く、基板１に３１Ｐ＋又は
Ａｓのイオン打込みを用いてｎ　層（濃い拡散層２ｂ）
を形成する。

（４）以下前記実施例２の製造工程（９）以下の４工程
［第３（ｊ）図以下］を行う。

以上７エ程からなる本誌にても本発明の半導体装置の構
造が実現出来た。

本発明の半導体装置の製造方法は、 （１）実施例２及び３のサイドウオール６を形成する前
又は実施例４のサイドウオール６形成後で少なくとも層
間絶縁膜１０を形成する前、１層目配線上に所定の厚み
の絶縁膜５を形成する。

（２）実施例２及び３に於いては、サイドウオール６の
形成時と層間絶縁膜１０をエツチングする際に、実施例
４に於いては、層間絶縁膜１０のエツチングする時に、
１層目配線上の絶縁膜５が残るようにエツチングして最
終的に５００Å以上残るようにする。

等の点で従来方法と相異するものである。

尚、本発明の実施例においては、ｐ型基板に形成される
ｎチャンネルトランジスターについて述べたが当然ｎ型
基板に形成されるｎチャンネルトランジスターにも適用
出来ることはいうまでもない。

［発明の効果］ 本発明の半導体装置の構造を用いることにより、（１）
アライメント余裕を除くことが出来るため１層目配線間
の間隔が小さくなるため高密度化が実現できた。

（２）２層目配線長を短く出来るため配線抵抗が低減で
き配線遅延が減少できた。

（３）拡散層面積が減少できたため、これにより拡散層
容量の低減とこれによる２層目配線の寄生容量が低減出
来高速化が実現できた。

（４）全体的にチップ面積が小さくなり同一ウニバー内
の有効チップ数が増加しコストが低減できた。

等以上の様な特に高速化、低コスト化に大きな効果があ
った。

【図面の簡単な説明】

第１図及び第２図は、本発明の半導体装置及び接続部の
説明図、第３（ａ）図〜第３（ｇ）図、第４（ａ）図〜
第４（Ｃ）図及び第５（ａ）図〜第５（Ｃ）図は夫々本
発明の実施例２．３、及び４における製造方法の工程説
明図、第６図及び第７図は従来半導体装置の構造説明図
及びその接続部の説明図、第８（ａ）図〜第８（ｅ）図
はＬＤＤ構造半導体の製造工程説明図である。 図において、１はＳｉ基板、２は拡散層、２ａは濃度の
低い拡散層、２ｂは濃い拡散層、３及び７はゲート電極
（１層目配線層）、４はゲート絶縁膜、５及び１０は層
間絶縁膜、６はサイドウオール、６ａはサイドウオール
を形成するための絶縁膜、８は２層目配線層、９は接続
部（コンタクト部）、１１は側壁絶縁膜、１２はフォト
レジストパターンである。 尚、図面中、同符号は同−又は相当部分を示す。

Claims (5)

【特許請求の範囲】
1. （１）ＬＤＤ構造を有するＭＯＳ型半導体装置で、ポリ
   シリコン又は高融点金属又はこれらの２層からなるポリ
   サイドの各組合わせによる２層構造からなり、該２層構
   造の２層目の配線層と基板上に形成されたソース又はド
   レインの拡散層との接続部が１層目配線のゲート電極部
   と隣接しかつ該２層目配線が該１層目配線と交差する構
   造を有する半導体装置において、該２層目配線とソース
   又はドレインの拡散層の接線部分の開口部が少くとも配
   線方向においてＬＤＤ構造のサイドウォールとソース又
   はドレインの拡散層表面との境界より大きく形成され、
   かつ該２層目配線と該１層目配線のゲート電極部がその
   交差部において、ＬＤＤ構造のサイドウォール又は該開
   口部形成時に該２層配線間の層間絶縁膜をエッチングし
   て形成される側壁絶縁膜又は両者によって形成される絶
   縁膜によって分離されていることを特徴とする半導体装
   置。
2. （２）前記２層間の絶縁膜の厚みが、最も薄い部分で５
   ００Ａ°以上であることを特徴とする特許請求の範囲第
   １項記載の半導体装置。
3. （３）半導体基板表面にゲート絶縁膜を形成した後、ポ
   リシリコン層又は高融点金属層又はこの２つの組合せか
   らなるポリサイド層のゲート電極層を形成する工程、該
   ゲート電極層上にＣＶＤ又は酸化等の熱処理により絶縁
   膜を全面に形成する工程、該絶縁膜上にフォトレジスト
   パターンを形成する工程、該絶縁膜を反応性エッチング
   により除去し、同じく反応性エッチングによりゲート電
   極を形成せしめ、前記フォトレジストを除去する工程、
   前記ゲート電極をマスクとして前記基板に第１導電型の
   イオン打込みにより第１導電型低濃度層を形成する工程
   、次いでＣＶＤ又は酸化等の熱処理により絶縁膜をゲー
   ト電極上全面に形成せしめる工程、反応性エッチングに
   より全面エッチング除去しサイドウォールをゲート電極
   の側壁に形成せしめる工程、該基板に第１導電型のイオ
   ン打込みにより第１導電型高濃度層を形成する工程、次
   にＣＶＤ等により絶縁膜を形成する工程、前記絶縁膜上
   の所定部分に開口部を形成するためのフォトレジストパ
   ターンを形成する工程、前記フォトレジストの所定部分
   をエッチング除去し、前記２層間接続部に開口部を形成
   する工程、以下２層目配線層を形成する工程とからなる
   ことを特徴とする半導体装置の製造方法。
4. （４）半導体基板表面にゲート絶縁膜を形成した後、ポ
   リシリコン層又は高融点金属層又はこの２つの組合せか
   らなるポリサイド層のゲート電極を形成する工程、前記
   ゲート電極をマスクとして、前記基板に第１導電型のイ
   オン打込みにより第１導電型低濃度層を形成する工程、
   次いで９５０℃以下の温度で該絶縁膜を湿雰囲気中で酸
   化する工程、次いでＣＶＤ又は酸化等の熱処理により絶
   縁膜をゲート電極上全面に形成せしめる工程、反応性エ
   ッチングにより全面エッチング除去しサイドウォールを
   ゲート電極の側壁に形成せしめる工程、該基板に第１導
   電型のイオン打込みにより第１導電型高濃度層を形成す
   る工程、次にＣＶＤ等により絶縁膜を形成する工程、前
   記絶縁膜上の所定部分に開口部を形成するためのフォト
   レジストパターンを形成する工程、前記フォトレジスト
   の所定部分をエッチング除去し、前記２層間接続部に開
   口部を形成する工程、以下２層目配線層を形成する工程
   とからなることを特徴とする半導体装置の製造方法。
5. （５）半導体基板表面にゲート絶縁膜を形成した後、ポ
   リシリコン層又は高融点金属層又はこの２つの組合せか
   らなるポリサイド層のゲート電極を形成し、該ゲート電
   極をマスクとして、該ゲート電極の側壁にサイドウォー
   ルを形成する工程、前記基板に第１導電型のイオン打込
   みにより第１導電型低濃度層を形成する工程、次いで９
   ５０℃以下の温度で該絶縁膜を湿雰囲気中で酸化する工
   程、該基板に第１導電型のイオン打込みにより第１導電
   型高濃度層を形成する工程、次にＣＶＤ等により絶縁膜
   を形成する工程、前記絶縁膜上の所定部分に開口部を形
   成するためのフォトレジストパターンを形成する工程、
   前記フォトレジストの所定部分をエッチング除去し、前
   記２層間接続部に開口部を形成する工程、以下２層目配
   線層を形成する工程とからなることを特徴とする半導体
   装置の製造方法。