JPS6331140B2 - - Google Patents
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- Publication number
- JPS6331140B2 JPS6331140B2 JP56010337A JP1033781A JPS6331140B2 JP S6331140 B2 JPS6331140 B2 JP S6331140B2 JP 56010337 A JP56010337 A JP 56010337A JP 1033781 A JP1033781 A JP 1033781A JP S6331140 B2 JPS6331140 B2 JP S6331140B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- circuit
- exclusive
- output
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
- H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
- H04L27/2273—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals associated with quadrature demodulation, e.g. Costas loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】
本発明は、位相変調通信において同期検波復調
の際に必要な基準位相同期信号を得るための位相
同期回路に関し、特に４位変調における位相同期
回路に関する。
の際に必要な基準位相同期信号を得るための位相
同期回路に関し、特に４位変調における位相同期
回路に関する。
従来のこの種の回路では、入力信号を逓倍して
位相情報を消去する方式があるが、この方式では
変調相数に比例して逓倍次数が増大し、取り扱う
周波数が高くなるという欠点がある。またこの他
には、電圧制御発振器の出力を基準位相として入
力信号を検波するとともに、検波信号により入力
受信信号を再変調して位相情報を消去し、これを
発振器の出力と位相比較して発振器を制御する方
式、さらには検波信号で電圧制御発振器の出力を
再変調してこの変調波と入力受信信号との位相比
較を行ない、その位相差に応じた信号で発振器を
制御する方式などが知られている。しかし、いず
れも回路構成が複雑で再変調の際に時間遅れを伴
い、高速動作時、遅延時間の調整が難しくなるな
どの欠点があつた。また一般に、４位相変調にお
ける復調位相同期回路においては、４個の位相検
波回路が必要となる。
位相情報を消去する方式があるが、この方式では
変調相数に比例して逓倍次数が増大し、取り扱う
周波数が高くなるという欠点がある。またこの他
には、電圧制御発振器の出力を基準位相として入
力信号を検波するとともに、検波信号により入力
受信信号を再変調して位相情報を消去し、これを
発振器の出力と位相比較して発振器を制御する方
式、さらには検波信号で電圧制御発振器の出力を
再変調してこの変調波と入力受信信号との位相比
較を行ない、その位相差に応じた信号で発振器を
制御する方式などが知られている。しかし、いず
れも回路構成が複雑で再変調の際に時間遅れを伴
い、高速動作時、遅延時間の調整が難しくなるな
どの欠点があつた。また一般に、４位相変調にお
ける復調位相同期回路においては、４個の位相検
波回路が必要となる。
本発明は、これらの従来における種々の欠点を
解決し簡易な構成によつて４位相変調波の同期検
波のための基準位相信号を得ることのできる位相
同期信号を提供するもので、３個の位相検波回路
を使用することを特徴とする。
解決し簡易な構成によつて４位相変調波の同期検
波のための基準位相信号を得ることのできる位相
同期信号を提供するもので、３個の位相検波回路
を使用することを特徴とする。
第１図は本発明の４相位相変調波の復調におけ
る一実施例を示すブロツク図である。１は信号入
力端子、２，３および４は位相検波器、５および
６はそれぞれπ／２ラジアンおよびπ／４ラジア
ンの移相器、７は位相検波器２および３の出力信
号の差をとる演算を行なう演算回路、８，９，１
０および１１は波形整形回路、１２，１３および
１４は排他的論理和演算回路、１５は低域通過
波器、１６は電圧制御発振器、１７および１８は
復調信号出力端子である。入力端子１より入力さ
れた４相位相変調波は、電圧制御発振器１６の出
力位相およびこの位相に対しπ／４、π／２ラジ
アンの位相差をもつ搬送波により位相検波器２，
３および４にて位相検波される。この位相検波さ
れた各信号と、位相検波器２および３の出力信号
の差信号は、波形整形回路８，９，１０および１
１にてそれぞれデイジタル信号に整形される。波
形整形回路８および９の出力信号は、論理回路１
２にて排他的論理和演算される。また波形整形回
路１０および１１の出力信号は論理回路１３にて
排他的論理和演算が行なわれる。更に論理回路１
２および１３の出力信号は論理回路１４にて排他
的論理和演算された後、低周波波器１５にて高
周波成分が除去され、電圧制御発振器１６の発振
周波数を制御し、位相検波用の搬送波を位相検波
器２，３，４に送給する。
る一実施例を示すブロツク図である。１は信号入
力端子、２，３および４は位相検波器、５および
６はそれぞれπ／２ラジアンおよびπ／４ラジア
ンの移相器、７は位相検波器２および３の出力信
号の差をとる演算を行なう演算回路、８，９，１
０および１１は波形整形回路、１２，１３および
１４は排他的論理和演算回路、１５は低域通過
波器、１６は電圧制御発振器、１７および１８は
復調信号出力端子である。入力端子１より入力さ
れた４相位相変調波は、電圧制御発振器１６の出
力位相およびこの位相に対しπ／４、π／２ラジ
アンの位相差をもつ搬送波により位相検波器２，
３および４にて位相検波される。この位相検波さ
れた各信号と、位相検波器２および３の出力信号
の差信号は、波形整形回路８，９，１０および１
１にてそれぞれデイジタル信号に整形される。波
形整形回路８および９の出力信号は、論理回路１
２にて排他的論理和演算される。また波形整形回
路１０および１１の出力信号は論理回路１３にて
排他的論理和演算が行なわれる。更に論理回路１
２および１３の出力信号は論理回路１４にて排他
的論理和演算された後、低周波波器１５にて高
周波成分が除去され、電圧制御発振器１６の発振
周波数を制御し、位相検波用の搬送波を位相検波
器２，３，４に送給する。
さらに第２図は本回路の各部の波形を示す波形
図でこれを用いて説明する。電圧発振器１６の出
力信号とこの信号をπ／２ラジアン及びπ／４ラ
ジアン移相させた信号をそれぞれ基準位相信号と
して、入力の４相位相変調波（例えば搬送波にφ
＝０、π／２、π、3π／２で位相変調した）を
位相検波したときの出力は、送信位相情報φ＝
０、π／２、π、3π／２のそれぞれに対して第
２図Ａ，ＢおよびＣのようになる。そして、Ａ，
Ｂの差演算出力信号波形はＤのようになり、それ
ぞれの信号の波形整形回路出力は、点線で示すよ
うにデイジタル化される。さらに波形整形回路
８，９の排他的論理和出力は第２図Ｅのような波
形になり、波形整形回路１０，１１の排他的論理
和回路出力は第２図Ｆのようになる。この出力と
回路１２の出力の排他的論理和出力は第２図Ｇの
ようになり送信位相情報φ＝０、π／２、π、
3π／２に関係なく一定となる。すなわちこの回
路ではθ＝π／４、３／4π、５／4πの時、位相
同期ループが平衡状態となり、第１図の出力端子
１７，１８の復調出力が得られる。
図でこれを用いて説明する。電圧発振器１６の出
力信号とこの信号をπ／２ラジアン及びπ／４ラ
ジアン移相させた信号をそれぞれ基準位相信号と
して、入力の４相位相変調波（例えば搬送波にφ
＝０、π／２、π、3π／２で位相変調した）を
位相検波したときの出力は、送信位相情報φ＝
０、π／２、π、3π／２のそれぞれに対して第
２図Ａ，ＢおよびＣのようになる。そして、Ａ，
Ｂの差演算出力信号波形はＤのようになり、それ
ぞれの信号の波形整形回路出力は、点線で示すよ
うにデイジタル化される。さらに波形整形回路
８，９の排他的論理和出力は第２図Ｅのような波
形になり、波形整形回路１０，１１の排他的論理
和回路出力は第２図Ｆのようになる。この出力と
回路１２の出力の排他的論理和出力は第２図Ｇの
ようになり送信位相情報φ＝０、π／２、π、
3π／２に関係なく一定となる。すなわちこの回
路ではθ＝π／４、３／4π、５／4πの時、位相
同期ループが平衡状態となり、第１図の出力端子
１７，１８の復調出力が得られる。
なお第１図の差演算回路７の代りに和演算回路
を用い、かつπ／４ラジアン移相器６の代りに
3π／４ラジアン移相器を用いる事により同じ結
果を得ることができる。また一般に４位相復調回
路においは、位相検波回路は４個必要であるが、
本発明によれば３個ですむことになる。
を用い、かつπ／４ラジアン移相器６の代りに
3π／４ラジアン移相器を用いる事により同じ結
果を得ることができる。また一般に４位相復調回
路においは、位相検波回路は４個必要であるが、
本発明によれば３個ですむことになる。
以上の説明のように本発明の位相同期回路によ
れば、従来の逆変調方式、再変調方式に比べ回路
構成が簡略化され、また逓倍方式のようなAM−
PM変換が生じることがない。さらに電圧制御発
振器に加えられる制御信号が方形波である為、ル
ープゲインを高くする事ができ、広い周波数引込
範囲を得る事が可能である。
れば、従来の逆変調方式、再変調方式に比べ回路
構成が簡略化され、また逓倍方式のようなAM−
PM変換が生じることがない。さらに電圧制御発
振器に加えられる制御信号が方形波である為、ル
ープゲインを高くする事ができ、広い周波数引込
範囲を得る事が可能である。
第１図は本発明の４相位相変調波の位相同期回
路のブロツク図、第２図は各部の波形を示す波形
図である。 １……信号入力端子、２，３，４……位相検波
器、５……π／２ラジアン移相器、６……π／４
ラジアン移相器、７……差演算回路、８，９，１
０，１１……波形整形回路、１２，１３，１４…
…排他的論理和演算回路、１５……低域通過波
器、１６……電圧制御発振器、１７，１８……復
調信号出力端子。
路のブロツク図、第２図は各部の波形を示す波形
図である。 １……信号入力端子、２，３，４……位相検波
器、５……π／２ラジアン移相器、６……π／４
ラジアン移相器、７……差演算回路、８，９，１
０，１１……波形整形回路、１２，１３，１４…
…排他的論理和演算回路、１５……低域通過波
器、１６……電圧制御発振器、１７，１８……復
調信号出力端子。
Claims (1)
- １ ４位相変調信号を受けそれぞれ位相検波する
第１、第２および第３の位相検波回路と、該第１
および第２の位相検波回路出力をそれぞれ受け波
形整形する第１および第２の波形整形回路と、該
両波形整形回路出力を受け排他的論理和をとる第
１の排他的論理和回路と、前記第１および第２の
位相検波回路出力を受けその差（又は和）をとる
演算回路と、該演算回路および前記第３の位相検
波回路出力をそれぞれ受け波形整形する第３およ
び第４の波形整形回路と、該両波形整形回路出力
を受け排他的論理和をとる第２の排他的論理和回
路と、該第２および前記第１の排他的論理和回路
出力を受け排他的論理和をとる第３の排他的論理
和回路と、該排他的論理和回路出力により発振位
相が制御される電圧制御発振器と、該電圧制御発
振器の出力と該出力とπ／２およびπ／４（又は
3π／４）位相の異なる信号をそれぞれ基準位相
信号として前記第１、第２および第３の位相検波
回路にそれぞれ出力する手段とを備えたことを特
徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56010337A JPS57124955A (en) | 1981-01-27 | 1981-01-27 | Phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56010337A JPS57124955A (en) | 1981-01-27 | 1981-01-27 | Phase locked loop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57124955A JPS57124955A (en) | 1982-08-04 |
| JPS6331140B2 true JPS6331140B2 (ja) | 1988-06-22 |
Family
ID=11747374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56010337A Granted JPS57124955A (en) | 1981-01-27 | 1981-01-27 | Phase locked loop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57124955A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4649490B2 (ja) * | 2008-03-28 | 2011-03-09 | 技嘉科技股▲ふん▼有限公司 | メインボード用電力管理方法及びシステム |
-
1981
- 1981-01-27 JP JP56010337A patent/JPS57124955A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57124955A (en) | 1982-08-04 |
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