JPS63311468A - マルチプロセッサシステムにおける仮想記憶管理方法 - Google Patents
マルチプロセッサシステムにおける仮想記憶管理方法Info
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- JPS63311468A JPS63311468A JP62147668A JP14766887A JPS63311468A JP S63311468 A JPS63311468 A JP S63311468A JP 62147668 A JP62147668 A JP 62147668A JP 14766887 A JP14766887 A JP 14766887A JP S63311468 A JPS63311468 A JP S63311468A
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- 238000000034 method Methods 0.000 claims abstract description 29
- 238000007726 management method Methods 0.000 claims description 11
- 238000004891 communication Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主記憶装置を共有する主プロセッサと１つ以
上の付加プロセッサとで構成され、前記主プロセッサと
前記１つ以上の付加プロセッサが仮想記憶制御を行なフ
ているマルチプロセッサシステムにおける仮想記憶管理
方式に関する。
上の付加プロセッサとで構成され、前記主プロセッサと
前記１つ以上の付加プロセッサが仮想記憶制御を行なフ
ているマルチプロセッサシステムにおける仮想記憶管理
方式に関する。
（従来の技術〉
従来、この種のマルチプロセッサシステムにあける仮想
記憶管理方式は、各々のプロセッサが個別に管理プログ
ラムを持ち、独立して記憶管理を行なう場合には、主記
憶をプロセッサごとに分割するか、複数個のプロセッサ
に１つのＯ８が存在する場合には、各々のプロセッサが
ページテーブルなどの資源管理情報を共有し、制御プロ
グラムレベルで密な連絡を取り合って記憶管理を行なう
方式となっていた。
記憶管理方式は、各々のプロセッサが個別に管理プログ
ラムを持ち、独立して記憶管理を行なう場合には、主記
憶をプロセッサごとに分割するか、複数個のプロセッサ
に１つのＯ８が存在する場合には、各々のプロセッサが
ページテーブルなどの資源管理情報を共有し、制御プロ
グラムレベルで密な連絡を取り合って記憶管理を行なう
方式となっていた。
（発明が解決しようとする問題点）
上述した従来のマルチプロセッサシステムにおける仮想
記憶方式のうち、前者の方式では予め各プロセッサによ
って使用できる実記憶が制限を受けたり、各プロセッサ
間の通信が記憶領域が分断されているので柔軟に行なえ
ないという欠点があり、後者の方式では、各プロセッサ
ごとに同程度の能力を持つ制御プログラムを持つ必要が
あるし、また既存の単一プロセッサ用の制御プログラム
をマルチプロセッサ用に改造する必要があるという欠点
がある。
記憶方式のうち、前者の方式では予め各プロセッサによ
って使用できる実記憶が制限を受けたり、各プロセッサ
間の通信が記憶領域が分断されているので柔軟に行なえ
ないという欠点があり、後者の方式では、各プロセッサ
ごとに同程度の能力を持つ制御プログラムを持つ必要が
あるし、また既存の単一プロセッサ用の制御プログラム
をマルチプロセッサ用に改造する必要があるという欠点
がある。
本発明のマルチプロセッサシステムの仮想記憶管理方式
は、主プロセッサの制御プログラムは、付加プロセッサ
の各々に対応して、ユーザプログラムとし管理されるそ
れぞれ独立の仮想空間を持つ代理プロセスが割り合てら
れ、付加プロセッサが仮想ページに対応する実ページの
不在を検出した場合、該付加プロセッサに対応した前記
代理プロセスにその旨と仮想アドレスを通知し、前記通
知を受けた代理プロセスは、前記仮想アドレスをアクセ
スすることにより、主プロセッサ側でページ不在事象を
発生させ、前記制御プログラムによる実ページの割り合
てを行なわせ、前記代理プロセスは前記付加プロセッサ
に処理の回復を指示する。
は、主プロセッサの制御プログラムは、付加プロセッサ
の各々に対応して、ユーザプログラムとし管理されるそ
れぞれ独立の仮想空間を持つ代理プロセスが割り合てら
れ、付加プロセッサが仮想ページに対応する実ページの
不在を検出した場合、該付加プロセッサに対応した前記
代理プロセスにその旨と仮想アドレスを通知し、前記通
知を受けた代理プロセスは、前記仮想アドレスをアクセ
スすることにより、主プロセッサ側でページ不在事象を
発生させ、前記制御プログラムによる実ページの割り合
てを行なわせ、前記代理プロセスは前記付加プロセッサ
に処理の回復を指示する。
付加プロセッサのページ不在をもう一度、同一アドレス
を代理プロセスでアクセスして、主プロセッサ側で解決
するので、付加プロセッサ側に、仮想記憶管理のための
特別なハードウェアや制御プログラムを必要としない。
を代理プロセスでアクセスして、主プロセッサ側で解決
するので、付加プロセッサ側に、仮想記憶管理のための
特別なハードウェアや制御プログラムを必要としない。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の仮想記憶管理方式が適用されたマルチ
プロセッサシステムの一実施例の構成図である。
プロセッサシステムの一実施例の構成図である。
本実施例のマルチプロセッサシステムは、主プロセッサ
１と、主記憶装置２と、付加プロセッサ３と、制御プロ
グラム４と、代理プロセス５と、プロセッサ間通信手段
６で構成されている。
１と、主記憶装置２と、付加プロセッサ３と、制御プロ
グラム４と、代理プロセス５と、プロセッサ間通信手段
６で構成されている。
付加プロセッサ３がページ不在を検出すると、信号線１
３によってその旨とページ不在が発生した仮想アドレス
をプロセッサ間通信手段６に通知する。プロセッサ間通
知手段６は信号線２１によって、付加プロセッサ３にお
いてページ不在が発生したことを主プロセッサ１に通知
する。主プロセッサ１はこれより割り込み処理に入り、
制御プログラム４にハードウェア・ソフトウェア間イン
タフェース１６および１５を用いて制御の依頼をする。
３によってその旨とページ不在が発生した仮想アドレス
をプロセッサ間通信手段６に通知する。プロセッサ間通
知手段６は信号線２１によって、付加プロセッサ３にお
いてページ不在が発生したことを主プロセッサ１に通知
する。主プロセッサ１はこれより割り込み処理に入り、
制御プログラム４にハードウェア・ソフトウェア間イン
タフェース１６および１５を用いて制御の依頼をする。
ここで、ハードウェア・ソフトウェア間インタフェース
とは、ハードウェアがある情報を伴って、そのハードウ
ェア上で動作するソフトウェアと通信する手段であり、
命令ポインタを変更するとか、ハードウェアの状態をメ
モリ中に退避するとか、ソフトウェアが強制的に割り込
みが発生する命令を故意に実行するなどということを含
む。
とは、ハードウェアがある情報を伴って、そのハードウ
ェア上で動作するソフトウェアと通信する手段であり、
命令ポインタを変更するとか、ハードウェアの状態をメ
モリ中に退避するとか、ソフトウェアが強制的に割り込
みが発生する命令を故意に実行するなどということを含
む。
制御プログラム４はソフトウェア間インタフェース１７
および１８を通じて付加プロセッサ３に対応した代理プ
ロセス５にページ不在を通知する。ここまでの制御の移
動中、付加プロセッサ３から通知を受けた仮想アドレス
は、プロセッサ間通信手段６を通じて、各制御単位を持
ち回ってもよいし、代理プロセス５が通知を受は付けた
時、ある定められた手段でプロセッサ間通知手段６中の
仮想アドレスを得ても良い。いずれにせよ、代理プロセ
ス５は、仮想アドレスを得ると、そのアドレスをアクセ
スする。この場合、アクセスによって主プロセッサ１側
でページ不在を引き起こすことを目的とするのであるか
ら、単にそのアドレスを読み出すだけで良い。このアク
セスによって、主プロセッサ１側でページ不在事象が発
生し、通常のページ不在に対するページの生成または回
復処理が行なわれる。代理プロセス５と付加プロセッサ
３は、予め制御プログラム４によって、同じアドレス空
間を与えられているので、このページ不在に対する処理
によって、付加プロセッサ３が検出したページ不在事象
は解決する。なお、仮想アドレスから実アドレスへの変
換を行なうために必要な情報は対応する代理プロセス５
の初期化の際、プロセッサ間通信手段６を通じて付加プ
ロセッサ３に通知される。
および１８を通じて付加プロセッサ３に対応した代理プ
ロセス５にページ不在を通知する。ここまでの制御の移
動中、付加プロセッサ３から通知を受けた仮想アドレス
は、プロセッサ間通信手段６を通じて、各制御単位を持
ち回ってもよいし、代理プロセス５が通知を受は付けた
時、ある定められた手段でプロセッサ間通知手段６中の
仮想アドレスを得ても良い。いずれにせよ、代理プロセ
ス５は、仮想アドレスを得ると、そのアドレスをアクセ
スする。この場合、アクセスによって主プロセッサ１側
でページ不在を引き起こすことを目的とするのであるか
ら、単にそのアドレスを読み出すだけで良い。このアク
セスによって、主プロセッサ１側でページ不在事象が発
生し、通常のページ不在に対するページの生成または回
復処理が行なわれる。代理プロセス５と付加プロセッサ
３は、予め制御プログラム４によって、同じアドレス空
間を与えられているので、このページ不在に対する処理
によって、付加プロセッサ３が検出したページ不在事象
は解決する。なお、仮想アドレスから実アドレスへの変
換を行なうために必要な情報は対応する代理プロセス５
の初期化の際、プロセッサ間通信手段６を通じて付加プ
ロセッサ３に通知される。
第２図は代理プロセスの処理のフローチャートである。
まず、付加プロセッサ３を初期化する（ステップ２１）
。次に、プロセスを休眠状態にする（ステップ２２）。
。次に、プロセスを休眠状態にする（ステップ２２）。
その後、仮想アドレスを得ると（ステップ２３）、仮想
アドレスをアクセスしてページ不在を引き起こす（ステ
ップ２４）。そして処理の終了を付加プロセッサ３に通
知する（ステップ２５）。
アドレスをアクセスしてページ不在を引き起こす（ステ
ップ２４）。そして処理の終了を付加プロセッサ３に通
知する（ステップ２５）。
（発明の効果）
以上説明したように本発明は、付加プロセッサ対応に同
一の仮想アドレスを持つ代理プロセスと、付加プロセッ
サの要求を代理プロセスに通知する手段を設け、付加プ
ロセッサのページ不在をもう一度、同一アドレスを代理
プロセスでアクセスして、主プロセッサ側で解決するこ
とにより、付加プロセッサ側に、仮想記憶管理のための
特別なハードウェアや制御プログラムを必要とせず、主
プロセッサ側の既存の単一プロセッサ用の制御プログラ
ムのみで、柔軟な記憶管理機能を持つマルチプロセッサ
システムを構成できるという効果がある。
一の仮想アドレスを持つ代理プロセスと、付加プロセッ
サの要求を代理プロセスに通知する手段を設け、付加プ
ロセッサのページ不在をもう一度、同一アドレスを代理
プロセスでアクセスして、主プロセッサ側で解決するこ
とにより、付加プロセッサ側に、仮想記憶管理のための
特別なハードウェアや制御プログラムを必要とせず、主
プロセッサ側の既存の単一プロセッサ用の制御プログラ
ムのみで、柔軟な記憶管理機能を持つマルチプロセッサ
システムを構成できるという効果がある。
第１図は本発明の仮想記憶管理方式が適用されたマルチ
プロセッサシステムの一実施例の構成図、第２図は第１
図における代理プロセス５の処理のフローチャートであ
る。 １−−１プロセッサ、 ２・−・−主記憶装置、３−一
付加プロセッサ、４・−・−制御プログラム５−一代理
プロセス、 ６−−−−プロセッサ間通信手段、 １１〜１４．１９〜２２−一信号線、 １５．１６−−ハードウエア・ソフトウェア間インタフ
ェース、 １７．１８−−ソフトウェア間インタフェース。 第１図 粛２図
プロセッサシステムの一実施例の構成図、第２図は第１
図における代理プロセス５の処理のフローチャートであ
る。 １−−１プロセッサ、 ２・−・−主記憶装置、３−一
付加プロセッサ、４・−・−制御プログラム５−一代理
プロセス、 ６−−−−プロセッサ間通信手段、 １１〜１４．１９〜２２−一信号線、 １５．１６−−ハードウエア・ソフトウェア間インタフ
ェース、 １７．１８−−ソフトウェア間インタフェース。 第１図 粛２図
Claims (1)
- 【特許請求の範囲】 主記憶装置を共有する主プロセッサと１つ以上の付加プ
ロセッサとで構成され、前記主プロセッサと前記１つ以
上の付加プロセッサが仮想記憶制御を行なっているマル
チプロセッサシステムにおいて、 前記主プロセッサの制御プログラムは、前記付加プロセ
ッサの各々に対応して、ユーザプログラムとし管理され
るそれぞれ独立の仮想空間を持つ代理プロセスが割り合
てられ、付加プロセッサが仮想ページに対応する実ペー
ジの不在を検出した場合、該付加プロセッサに対応した
前記代理プロセスにその旨と仮想アドレスを通知する手
段を持ち、前記通知を受けた代理プロセスは、前記仮想
アドレスをアクセスすることにより、主プロセッサ側で
ページ不在事象を発生させ、前記制御プログラムによる
実ページの割り合てを行なわせ、前記代理プロセスは前
記付加プロセッサに処理の回復を指示するマルチプロセ
ッサシステムにおける仮想記憶管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147668A JPH0630092B2 (ja) | 1987-06-12 | 1987-06-12 | マルチプロセッサシステムにおける仮想記憶管理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147668A JPH0630092B2 (ja) | 1987-06-12 | 1987-06-12 | マルチプロセッサシステムにおける仮想記憶管理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63311468A true JPS63311468A (ja) | 1988-12-20 |
| JPH0630092B2 JPH0630092B2 (ja) | 1994-04-20 |
Family
ID=15435570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147668A Expired - Lifetime JPH0630092B2 (ja) | 1987-06-12 | 1987-06-12 | マルチプロセッサシステムにおける仮想記憶管理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630092B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162164A (en) * | 1981-03-30 | 1982-10-05 | Nec Corp | Data transfer device |
-
1987
- 1987-06-12 JP JP62147668A patent/JPH0630092B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162164A (en) * | 1981-03-30 | 1982-10-05 | Nec Corp | Data transfer device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630092B2 (ja) | 1994-04-20 |
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