JPS63311740A

JPS63311740A - 半導体集積回路装置

Info

Publication number: JPS63311740A
Application number: JP62148579A
Authority: JP
Inventors: Kazuhiro Otani; 一弘大谷
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1987-06-15
Filing date: 1987-06-15
Publication date: 1988-12-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、半導体集積回路装置、特に、ゲートアレイに
代表されるマスタースライス方式のＭＯＳ型半導体集積
回路装置に関するものである。

従来の技術従来のマスタースライス方式のＭＯＳ型半導体集積回路
装置、たとえば、ゲートアレイの代表的な基本素子集合
（以下、基本セルと称する）パターンは、第１５図に示
すような構成であった。第１５図において、２９および
３０はゲート電極、９．１０および１１はＰ＋型領域、
１４．１５および１６はＮ＋型領域を１９はＮ型基板ま
たはＮ型島領域、２０はＰ型島領域またはＰ型基板、２
１はＮ十型領域、２４はＰ傘型領域、２８−ａ〜２８−
ｄは第１５図上で縦方向に配線される第二層目金属配線
の通ることのできる各グリッド位置である。第１５図示
の従来例基本セルは、一つの基本セルが、２個のＮチャ
ネルＭＯＳトランジスタと２個のＰチャネルＭＯＳトラ
ンジスタとの計４個のＭＯＳ　トランジスタから構成さ
れ、第二層目金属配線の４グリツド分を基本セルの繰り
返しピッチ幅とするものであった。（たとえば、特公昭
５９−２５３８１号公報）発明が解決しようとする問題点この従来例の基本セルでは、配線グリッドに対するトラ
ンジスタ密度が低いため、通常の論理機能を実現する論
理回路の構成に必要な面積は、論理回路の構成トランジ
スタ数に一意的に依存していた。このため、構成トラン
ジスタ数の多い論理回路を構成する場合には、カスタム
設計されたトランジスタ密度の高い論理回路に比べ、非
常に大きな面積を必要とし、このことが、ゲートアレイ
で設計したチップが、カスタム設計したチップより、面
積が増加することの主要因の一つきなっていた。

従来例の基本セルを使用して、トランジスタ密度の向上
を図ったパターン例を第１６図に示す。

第１６図の基本セルは、第１５図の基本セルから、Ｎ中
型領域２１とＰ生型領域２４とを取り除いて短縮した構
成としている。第１６図の基本セルの構成では、第１５
図の基本セルの構成に比べ、トランジスタ密度が、４／
３倍に高まっている。しかし、その反面、第１６図の基
本セル構成では、論理回路の自動配置配線が困難となる
ケースが生じてしまう。一般の論理回路で最も頻繁に使
用される基本論理ゲートに、２人力ＮＡＮＤや２人力Ｎ
ＯＲがあるが、これらの論理回路は、第６図の基本セル
１個で構成可能である。しかし、２人力ＮＡＮＤゲート
や２人力ＮＯＲゲートには、各々２本の入力と１本の出
力の合計３本の入力・出力端子が存在し、これらを自動
配線するためには、論理回路内に第二層目金属配線で３
端子を形成しておく必要がある。一方、第６図の基本セ
ルは、第二層目金属配線の３グリッド分を１基本セル幅
としており、２人力ＮＡＮＤゲートや２人力ＮＯＲゲー
トを、基本１セルで形成した場合には、第二層目金属配
線を、配線可能なグリッドを全て、その論理回路ゲート
自励線に使い切ってしまうことになり、自動配線で論理
回路間を配線する時に必要な、同論理回路上を通過する
ためのの自動配線用の、空きスペース（フィードスルー
領域）が無くなってしまうため、これらの論理回路ゲー
トが連続して配置された場合には、自動配線が困難にな
る。このような欠点があるために、従来例の基本セル構
成のまま、トランジスタ密度の向上を図った第１６図の
基本セルでは、実用化に問題があった。

本発明はこのような問題点を解決するもので、面積当り
の論理集積度向上を可能とし、かつ自動配線適用容易な
、マスタースライス方式の基本セルを提供することを目
的とするものである。

問題点を解決するための手段この問題点を解決するために、本発明は、基本セルの構
成を、ソース領域あるいは、ドレイン領域を共有する４
個のＮチャネルＭＯＳトランジスタと、ソース領域ある
いは、ドレイン領域を共有する４個のＰチャネルＭＯＳ
トランジスタとしたものである。

作用この構成により、論理回路をゲートアレイで実現する場
合に、論理集積度が向上し、より小さな面積でマスクパ
ターン化が可能となる。

実施例第１図は、本発明の一実施例によるマスタースライス方
式半導体集積回路装置の基本セルの等価回路構成図であ
る。この基本セルは、４個のＰチャネル型ＭＯ８トラン
ジスタと、４個のＮチャネル型ＭＯＳ　トランジスタと
からなる。そして、各々４個の同一チャネル型トランジ
スタのうち、各々２個のトランジスタは、そのソースま
たはドレインの両方を、他の同一チャネル型トランジス
夕と共有し、残る各々２個のトランジスタは、そのソー
スまたはドレインの一方を、他の同一チャネル型トラン
ジスタと共有している。加えて、４個のＮチャネル型Ｍ
ＯＳトランジスタのゲート電極および４個のＰチャネル
型ＭＯＳ）ランジスタのゲート電極の各々は、互いに、
独立している。

第２図は、第１図に示した基本セルを実現する、不純物
注入領域パターンおよびゲート電極パターンの平面図で
ある。また、第３図は、第２図Ａ−Ａ’線に沿って切断
した断面図、第４図は第２図Ｂ−Ｂ’線に沿って切断し
た断面図である。

第１図、第２図、第３図および第４図において、１．２
．３および４は、Ｐチャネル型ＭＯＳトランジスタのゲ
ート電極であり、５．６．７および８は、Ｎチャネル型
ＭＯＳｌ−ランジスタのゲート電極である。また、９．
１０．１１．．１２および１３は、Ｐ中型領域で、Ｐチ
ャネル型ＭＯＳトランジスタのソースおよびドレインと
なり、１４゜１５．１６．１７および１８は、Ｎ＋型領
域をＮチャネル型ＭＯＳ　トランジスタのソースおよび
ドレイン領域となる。１９は、前記Ｐチャネル型ＭＯＳ
トランジスタが形成されるＮ型基板またはＮ型島領域（
Ｎ−ウェル）であり、２０は、前記Ｎチャネル型ＭＯＳ
トランジスタが形成されるＰ型島領域（Ｐ−ウェル）ま
たはＰ型基板である。

更に、２１および２２は、前記Ｎ型基板またはＮ型島領
域１９内に形成されたＮ＋型領域をあり、２３および２
４は、前記Ｐ型島領域またはＰ型基板２０内に形成され
たＰ中型領域である。これらは、Ｐチャネル型ＭＯＳト
ランジスタのソースとＮチャネル型ＭＯＳ）ランジスタ
のソース間に存在する、Ｐ十Ｎ　Ｐ　Ｎ十寄生サイリス
タによるラッチアップ防止を主目的として形成されてお
り、このうち、Ｎ中型領域２１および２２はＶＯＯ電位
に、Ｐ＋型領域２３および２４はＶｓｓ電位に接続する
ことにより、各々の基板または島領域の基板電位を安定
化し、ラッチアップ防止手段として働らく。２５はたと
えば二酸化シリコン５ｉ０２からなるゲート絶縁膜であ
り、また、２６は同様に二酸化シリコンからなるフィー
ルドＰ！縁膜である。

また、２７はＮ型またはＰ型のシリコン基板である。

この基本セルは、−個の半導体チップ上に規則正しく、
いわゆる、アレイとして配列される。第５図は、基本セ
ルを２個、紙面Ｘ方向に並べて配、列した状態を示すも
のであり、第５図中、２８−ａ、２８−ｂ、２８−ｃ、
２８−ｄおよび２８−ｅは、紙面のＹ方向に配線される
第２層目金属配線の通過可能なグリッド位置を示すもの
である。同図で明らかなように、この基本セルは、第２
層目金属配線の配線グリッド５個分を、基本セルの繰り
返し配列幅としている。第２層目金属配線の配線グリッ
ド当りのトランジスタ密度は、’−”−＝　１　、６　
（トランジスタ／配線グリッド）であり、第１５図で示
した従来例の代表的基本セ２＋２ル構成でのトランジスタ密度が、　４　　＝１　（トラ
ンジスタ／配線グリッド）であったのに比べ、１．６倍
となっている。よって、単位面積当りのトランジスタ集
積度を最高１．６倍に向上可能である。以下、この基本
セルの特長を、具体例を挙げて説明する。

この基本セルは特に、構成トランジスタ素子数の多い論
理ブロックを論理回路パターン化する際に、その優位性
を顕著に発揮する。論理ブロックをパターン化する場合
、次の様な種々の組み合せの基本論理素子の集合が、こ
の基本セルの１単位分で実現可能となる。

１）２人力ＮＡＮＤゲートおよび２人力ＮＯＲゲートお
よびインバータのうち２個の組み合わせ。（インバータ
は、最小素子数構成のもの以外に、最小素子数構成のも
のを２組パラレル構成したものも、選択可能。）２）３人力ＮＡＮＤもしくは、３人力Ｎ０Ｒ１個と、イ
ンバータ１個の組み合わせ。

３）　４人力ＮＡＮＤもしくは、４人力ＮＯＲ１個。

４）インバータ３個。（３個のうち１個は、最小素子数
構成のものを２組パラレル構成したものも、選択可能。

）５）　クロックドインバータ２個。

６）互いのソースあるいはドレインを共有したトランス
ファゲート４組。

第６図〜第１３図に、上記、基本論理素子の組み合せの
うちの代表例のトランジスタ回路構成例を示す。

第６図は、２人力ＮＡＮＤ２個の構成例である。第７図
は、２人力ＮＡＮＤ１個と、最小素子数構成のものを２
　ＩＩＩパラレル構成したインバータ１個の組み合せの
構成例である。第８図は、２人力ＮＡＮＤ１個と２人力
Ｎ０Ｒ１個の組み合せの構成例である。第９図は、３人
力ＮＡＮＤ１個とインバータ１個の組み合せの構成例で
ある。第１０図は、４人力ＮＡＮＤの構成例である。第
１１図は、最小素子数構成のインバータ２個と、最小素
子数構成のものを２組パラレル構成したインバータ１個
の組み合せの構成例であり、第１２図は、最小素子数構
成のインバータ３個の構成例である。第１３図は、互い
のソースあるいはドレインを共有したトランスファゲー
ト４組の構成例である。

論理ブロックをパターン化する際に、前記の１基本セル
で構成可能な基本論理素子の組み合せを、上手に選択す
ることにより、基本セルに含まれるトランジスタをほと
んど余すことなく有効利用が可能となり、第１５図で示
したような従来例の代表的基本セルで論理セル形成した
場合に比べ、飛躍的に集積度が向上する。−例として、
Ｄ−フリップ７０ツブ（以下、Ｄ−Ｆ、Ｆ、と略す）の
回路パターン化の例で、詳細に説明する。第１４図に、
バッファ出力付のＤ−Ｆ、Ｆ、の回路構成例を示す。こ
のＤ−Ｆ、Ｆ、は、全３０個のトランジスタで構成され
る。これを、゛従来例の基本セルで構成した場合には、
７．５個の基本セル分が必要であり、第２層目金属配線
グリッド数で７．５Ｘ４＝３０グリッド分の基本セル構
成面積が必要であった。このフリップフロップ（Ｆ、Ｆ
、）を、本実施例の基本セルを用いて回路パターン化す
る場合には、第１４図中の点線で包囲した枠内の基本論
理素子の集合ごとに、１基本セルで構成可能である。よ
り具体的には、第１１図の回路を２個分、第１２図およ
び第１３図の回路を各々１個分を合成して、回路パター
ン化すれば良い。したがって、本実施例の基本セルでは
、４セル分、第２ＷＪ目金属配線グリツド数にして、２
０グリッド分の面積で回路パターン化可能である。これ
は、従来比２０／３０＝２／３にセル面積が縮小できた
ことになり、集積度でいえば、１．５倍に向上したこと
になる。

このように、論理回路ブロックの基本論理素子を、本実
施例の基本セルの構成単位である８トランジスタ単位毎
に、上手に組み合せて回路パターン化することにより、
この基本セルに含まれるトランジスタをほとんど余すこ
となく有効に利用することが可能であり、従来例に比べ
大幅にセル構成面積を小さくできる。一般に、論理回路
の規模が大きくなればなる程、Ｆ、Ｆ、の使用率が高く
なり、また、ＭＳＩやメガセル等の中、大規模論理回路
ブロックを多用する傾向にある。ゲートアレイに代表さ
れるマスタースライス方式のセミカスタムＬＳＩにおい
ても、今後ますます論理集積規模の高い回路への対応が
重要度を増してくる。

従って、Ｆ、Ｆ、やＭＳｌ等の中、大規模の論理回路を
より小さな面積で実現可能とする本発明の基本セルは、
従来例のものに対し、今後ますます顕著にその優位性が
高まると考えられる。

また、本発明実施例の基本セルを用いた場合には、第１
６図の従来例のセル構成で問題となったような、自動配
線用フィードスルー不足も起らない。本発明実施例の基
本セルを用いて論理回路を形成した場合に、フィードス
ルー数が大幅に減少するのは、Ｆ、Ｆ、やＭＳＩ等の、
構成トランジスタ数の割に、人、出力数が少ない論理回
路であり、これらの論理回路では、フィードスルー数が
減少しても、なお自動配線に必要なフィードスルー数は
十分に確保できている。一方、論理回路中で最も多（使
われ、かつ構成トランジスタ数の割に、人、出力端子数
の多い２人力ＮＡＮＤや２人力ＮＯＲを、本発明実施例
の基本セルを用いて論理回路化した場合には、１論理回
路当り２本のフィードスルーが確保される。１チツプレ
ベルでの自動配線を考えた場合、自動配線に必要なフィ
ードスルー総数は、チップ内の総記線数に依存する。経
験では、自動配線で実際に使用されるフィードスルーは
、１配線当り０．５本前後であり、またチップ平均で１
配線当り１本以上のフィードスルーがチップ内にほぼ均
等に存在していれば、フィードスルー不足による未配線
は起こらず、また障害迂回による配線長の増加もほとん
どない。

１チツプ内での総記線数は、チップ内に含まれる全ての
論理回路の入力端子数に、はぼ等しいから、各種論理回
路において、各論理回路の入力端子数と同等数以上のフ
ィードスルーが確保されている論理回路が、チップ内で
、数多く使用されることが、自動配線適用に対する条件
といえる。本発明実施例の基本セルを用いれば、論理回
路上で最も数多く使用される２人力論理ゲートが、この
条件を最適に満たす。また、本発明実施例の基本セルを
用いて作成した各種論理回路を、一般的な論理回路での
統計的割合で使用した時のチップ平均のフィードスルー
は１配線当り２本前後となり、自動配線に必要な条件を
十分に満たす。

以上述べてきたように、本発明実施例の基本セルを用い
れば自動配線の自由度を損なうことなく、論理回路全体
としてのマスクパターン化の集積度が向上し、従来より
小さなチップ面積でＬＳＩ化だ可能となる。

発明の効果以上のように、本発明によれば、マスタースライス方式
のセミカスタムＬＳＩを、従来より小さなチップ面積で
実現でき、またより論理集積度の高い論理回路が、適切
なチップサイズでＬＳＩ化可能となり、その結果として
コストの低減といった効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例によるマスタースライス方式
半導体集積回路装置の基本セルの等価回路構成図、第２
図は基本セルのパターンの平面図、第３図および第４図
は第２図Ａ−Ａ’線およびＢ−Ｂ’線に沿って切断した
断面図、第５図は本発明実施例の基本セルの配列を示す
パターン平四固、才Ｕ凶＋　９ｎ　／凶ナオ＋０凶を矛
ソ凶−半ｌＩＪ図、第１１図、第１２図および第１３図
は本発明実施例の単位基本セルで形成可能な基本論理素
子の組み合せの代表例とその回路構成図、第１４図は出
力バッファ付きのＤ−Ｆ、Ｆ、の回路構成図、第１５図
および第１６図は従来のゲートアレイの代表的基本セル
構成を示す平面図である。１．２，３．４・・・・・・Ｐチャネルトランジスタの
ゲート電極、５．６，７．８・・・・・・Ｎチャネルト
ランジスタのゲート電極、９，１０．１１，１２゜１・
３・・・・・・Ｐチャネルトランジスタのソースまたは
ドレインとなるＰ＋型領域、１４，１５．１６゜１７．
１８・・・・・・Ｎチャネルトランジスタのソースまた
はドレインとなるＮ＋型領域を１９・・・・・・Ｐチャ
ネルトランジスタを形成するＮ型基板またはＮ型島領域
、２０・・・・・・Ｎチャネルトランジスタを形成する
Ｐ型島領域またはＰ型基板、２１．２２・・・・・・Ｎ
型基板またはＮ型島領域内に形成されたＮ＋型領域を２
３．２４・・・・・・Ｐ型島領域またはＰ型基板内に形
成されたＰ＋型領域、２５・・・・・・ゲート絶縁膜、
２６・・・・・・フィールド絶縁膜、２８゜２８−ａ、
２８−ｂ、２８−ｃ、２８−ｄ、２８−ｅ・・・・・・
第２層目金属配線の縦方向配線グリッド位置、２９．３
０・・・・・・ゲート電極。代理人の氏名　弁理士　中尾敏男　はか１名−へ派　　　　　　　　　　　　　　　　派第３図第６図＋ａ）　　　　　　　　　　　　　　　ｃ−２６二〕第
　９　図（り第１つ図第１１図第１４Ｎ（ｂ）

Claims

【特許請求の範囲】

（１）所望の論理回路ゲートを構成する基本素子集合を
、ソース領域あるいは、ドレイン領域を共有する４個の
ＮチャネルＭＯＳトランジスタと、ソース領域あるいは
、ドレイン領域を共有する４個のＰチャネルＭＯＳトラ
ンジスタとで構成したことを特徴とする半導体集積回路
装置。
（２）基本素子集合を構成するＮチャネルＭＯＳトラン
ジスタのゲート電極と、ＰチャネルＭＯＳトランジスタ
のゲート電極とが、電気的に独立した構成の特許請求の
範囲第（１）項記載の半導体集積回路装置。
（３）基本素子集合内のＮチャネルＭＯＳトランジスタ
を形成するＰ型基板もしくは、Ｐ型島領域内にＰ＾＋型
領域を有し、ＰチャネルＭＯＳトランジスタを形成する
Ｎ型基板もしくは、Ｎ型島領域内にＮ＾＋型領域を有し
、前記Ｐ＾＋型領域および前記Ｎ＾＋型領域が、基本素
子集合内のＮチャネルＭＯＳトランジスタとＰチャネル
ＭＯＳトランジスタの間もしくは、ＮチャネルＭＯＳト
ランジスタのゲート電極の端子取り出し口横および、Ｐ
チャネルＭＯＳトランジスタのゲート電極の端子取り出
し口近辺に形成された特許請求の範囲第（１）項記載の
半導体集積回路装置。