JPS6331216A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS6331216A JPS6331216A JP17365886A JP17365886A JPS6331216A JP S6331216 A JPS6331216 A JP S6331216A JP 17365886 A JP17365886 A JP 17365886A JP 17365886 A JP17365886 A JP 17365886A JP S6331216 A JPS6331216 A JP S6331216A
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- JP
- Japan
- Prior art keywords
- thyristor
- gate
- npn transistor
- terminal
- current
- Prior art date
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- Pending
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- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパルス発生回路に係り、特に容量性負荷を駆動
するに好適なパルス発生回路に関する。
するに好適なパルス発生回路に関する。
従来容量性負荷を駆動するのに好適なパルス発生回路と
して、特開昭６０−２０８１１９号公報に記載のように
出力段にサイリスタを用いたものがある。
して、特開昭６０−２０８１１９号公報に記載のように
出力段にサイリスタを用いたものがある。
その基本構成を第２図に示す。
第２図において、負荷に電流を供給するソース側スイッ
チとしてサイリスタ１が、また負荷から電流を引き抜く
シンク側スイッチとしてＮＰＮトランジスタ２が設けら
れている。サイリスタ１のアノードは電源端子９に、カ
ソードは出力端子１０に接続し、そのカソードゲートに
はエミッタをＧＮＤに接続したＮＰＮトランジスタ２の
コレクタが接続されている。またダイオード３のアノー
ドが出力端子１０に、カソードが前記ＮＰＮトランジス
タ２のコレクタに接続している。またＮＰＮトランジス
タ４のコレクタがサイリスタ１のアノードゲートに、エ
ミッタがＧ Ｎ Ｄに接続し、ベースが抵抗１１を介し
て制御入力端子８に接続している。制御入力端子８はイ
ンバータ５を介してＮＰＮトランジスタ２のベースにも
接続している。電源端子９は負荷駆動用電源６が、出方
端子１０には負荷容量７が接続している。
チとしてサイリスタ１が、また負荷から電流を引き抜く
シンク側スイッチとしてＮＰＮトランジスタ２が設けら
れている。サイリスタ１のアノードは電源端子９に、カ
ソードは出力端子１０に接続し、そのカソードゲートに
はエミッタをＧＮＤに接続したＮＰＮトランジスタ２の
コレクタが接続されている。またダイオード３のアノー
ドが出力端子１０に、カソードが前記ＮＰＮトランジス
タ２のコレクタに接続している。またＮＰＮトランジス
タ４のコレクタがサイリスタ１のアノードゲートに、エ
ミッタがＧ Ｎ Ｄに接続し、ベースが抵抗１１を介し
て制御入力端子８に接続している。制御入力端子８はイ
ンバータ５を介してＮＰＮトランジスタ２のベースにも
接続している。電源端子９は負荷駆動用電源６が、出方
端子１０には負荷容量７が接続している。
第２図ではＮＰＮ トランジスタ４がＯＮするとサイリ
スタ１のアノードゲートから電流を引き抜きサイリスタ
１がＯＮＬ、て負荷７の充電動作を行なう。なお制御入
力端子８にＮＰＮトランジスタ４のＯＮ信号が入力され
ている時はＮＰＮトランジスタ２はＯＦＦ状態にある。
スタ１のアノードゲートから電流を引き抜きサイリスタ
１がＯＮＬ、て負荷７の充電動作を行なう。なお制御入
力端子８にＮＰＮトランジスタ４のＯＮ信号が入力され
ている時はＮＰＮトランジスタ２はＯＦＦ状態にある。
次いでＮＰＮ）−ランジスタ２をＯＮすべく制御入力端
子８に信号が入るとＮＰＮトランジスタ４はＯＦＦ状態
となり、サイリスタ】、のＯＮ駆動は停止する。そして
ＮＰＮ放電動作を行なう。なおこの場合ＮＰＮトランジ
スタ２によってサイリスタ１のカソードゲートからも同
時に電流を引き抜く為、負荷７の放電と同時にサイリス
タ１をＯＦＦすることも可能である。
子８に信号が入るとＮＰＮトランジスタ４はＯＦＦ状態
となり、サイリスタ】、のＯＮ駆動は停止する。そして
ＮＰＮ放電動作を行なう。なおこの場合ＮＰＮトランジ
スタ２によってサイリスタ１のカソードゲートからも同
時に電流を引き抜く為、負荷７の放電と同時にサイリス
タ１をＯＦＦすることも可能である。
ＮＰＮ）−ランジスタ２がＯＮしていればサイリスタ１
のカソードゲートはほぼＧＮＤ電位にバイアスされ、サ
イリスタはＯＦＦ状態を保持する。
のカソードゲートはほぼＧＮＤ電位にバイアスされ、サ
イリスタはＯＦＦ状態を保持する。
このようなパルス発生回路は１例えば、容量性負荷のマ
トリクスのドライバーとしてマトリクスの各Ｘ線、Ｙ線
に接続される。第２図のＰは、他のドライバーとしての
パルス発生回路を示している。
トリクスのドライバーとしてマトリクスの各Ｘ線、Ｙ線
に接続される。第２図のＰは、他のドライバーとしての
パルス発生回路を示している。
尚、コンデンサ７の充放電のためコンデンサ７の両端と
接地電位の間にダイオードが設けられるが、第２図では
省略している。
接地電位の間にダイオードが設けられるが、第２図では
省略している。
上記従来回路では、出力端子１０の電位がＧＮＤ電位以
」二の範囲であれば正常な動作が可能である第２図にお
いて、一方のパルス発生回路Ｐによりコンデンサが充電
されているＮＰＮトランジスタ２がＯＮＬサイリスタ１
がＯＦＦ状態にあった時、一方のパルス発生回路Ｐを介
してコンデンサ７を接地電位に落し、出力端子１０にＧ
Ｎ Ｄ電位より低い負電位が印加されると、ＮＰＮト
ランジスタ２のベース電流は、エミッタ電位すなわちＧ
ＮＤ電位よりもコレクタ電位が低下する為コレクタ側に
バイパスしさらにサイリスタ１のカソードゲート−カソ
ードを介して出力端子１０に流れる。これは第２図にお
いて電流工で示されている。この電流が流れることによ
ってサイリスタ１が誤動作し、電源６から出力端子１０
へ本来流れるべきでない無効電流が流出し、無効電力を
発生することとなる。
」二の範囲であれば正常な動作が可能である第２図にお
いて、一方のパルス発生回路Ｐによりコンデンサが充電
されているＮＰＮトランジスタ２がＯＮＬサイリスタ１
がＯＦＦ状態にあった時、一方のパルス発生回路Ｐを介
してコンデンサ７を接地電位に落し、出力端子１０にＧ
Ｎ Ｄ電位より低い負電位が印加されると、ＮＰＮト
ランジスタ２のベース電流は、エミッタ電位すなわちＧ
ＮＤ電位よりもコレクタ電位が低下する為コレクタ側に
バイパスしさらにサイリスタ１のカソードゲート−カソ
ードを介して出力端子１０に流れる。これは第２図にお
いて電流工で示されている。この電流が流れることによ
ってサイリスタ１が誤動作し、電源６から出力端子１０
へ本来流れるべきでない無効電流が流出し、無効電力を
発生することとなる。
本発明の目的は、上記負電位に対しサイリスタの誤動作
を防止し、無効電力の発生を防ぐパルス発生回路を提供
することにある。
を防止し、無効電力の発生を防ぐパルス発生回路を提供
することにある。
一二ドなどの無効電流が流れることを阻止する手段を設
けることにより、達成される。
けることにより、達成される。
出力端子１０に負電位が発生してもＮＰＮトランジスタ
２を流れる無効電流は上記手段１２により阻止されサイ
リスタ１のカソードゲートに流入することは無い。よっ
てサイリスタ】４の正常な動作を阻害することなく誤動
作を防止することができる。
２を流れる無効電流は上記手段１２により阻止されサイ
リスタ１のカソードゲートに流入することは無い。よっ
てサイリスタ】４の正常な動作を阻害することなく誤動
作を防止することができる。
以下、本発明の一実施例を第１図により説明する。
第１図において、サイリスタ１のアノード、カソードが
それぞれ電源端子９．出力端子１０に接続し、そのカソ
ードゲートにはダイオード１２のアノードが、カソード
にはダイオード３のアノードがそれぞれ接続し、ダイオ
ード１２とダイオード３のカソードはいずれもエミッタ
をＧ Ｎ Ｄに接トランジスタ４のコレクタがサイリス
タ１のアノードゲートに接続しそのベースは抵抗１１を
介して制御入力端子８に接続している。制御入力端子８
はインバータ５を介してＮＰＮトランジスタ２のベース
にも接続している。
それぞれ電源端子９．出力端子１０に接続し、そのカソ
ードゲートにはダイオード１２のアノードが、カソード
にはダイオード３のアノードがそれぞれ接続し、ダイオ
ード１２とダイオード３のカソードはいずれもエミッタ
をＧ Ｎ Ｄに接トランジスタ４のコレクタがサイリス
タ１のアノードゲートに接続しそのベースは抵抗１１を
介して制御入力端子８に接続している。制御入力端子８
はインバータ５を介してＮＰＮトランジスタ２のベース
にも接続している。
第１図においてＮＰＮトランジスタ４がＯＮするとサイ
リスタ１のアノードゲートより電流を引き抜きサイリス
タ１がＯＮし、出力端子１０に電源端子９の電位を送出
する。この時ＮＰＮトランジスタ２はＯＦＦ状態にある
。次にＮＰＮトランジスタ２をＯＮすべく制御入力端子
８に信号が入るとＮＰＮトランジスタ４は０ＦＦＬ／サ
イリスタ１のＯＮ駆動は停止し、ＮＰＮトランジスタ２
がＯＮすることにより出力端子１０はほぼＧＮＤ電位に
引き下げる。この時ダイオード１２を介してサイリスタ
１のカソードゲートからも電流を引き抜く為、同時にサ
イリスタ１をＯＦＦ駆動することができる。なおこの場
合ダイオード１２とダイオード３とにおける順電圧降下
がほぼ等しければサイリスタ１のカソードゲートとカソ
ードが短絡された状態と等価であり、ＮＰＮトランジス
タ２がＯＮＬ、ている限りサイリスタ１はＯＦＦ状態を
保持し得る。
リスタ１のアノードゲートより電流を引き抜きサイリス
タ１がＯＮし、出力端子１０に電源端子９の電位を送出
する。この時ＮＰＮトランジスタ２はＯＦＦ状態にある
。次にＮＰＮトランジスタ２をＯＮすべく制御入力端子
８に信号が入るとＮＰＮトランジスタ４は０ＦＦＬ／サ
イリスタ１のＯＮ駆動は停止し、ＮＰＮトランジスタ２
がＯＮすることにより出力端子１０はほぼＧＮＤ電位に
引き下げる。この時ダイオード１２を介してサイリスタ
１のカソードゲートからも電流を引き抜く為、同時にサ
イリスタ１をＯＦＦ駆動することができる。なおこの場
合ダイオード１２とダイオード３とにおける順電圧降下
がほぼ等しければサイリスタ１のカソードゲートとカソ
ードが短絡された状態と等価であり、ＮＰＮトランジス
タ２がＯＮＬ、ている限りサイリスタ１はＯＦＦ状態を
保持し得る。
第１図においては、ＮＰＮトランジスタ２がＯＮしてサ
イリスタ１がＯＦＦ状態にある時、出力端子に負電位が
印加されても、ダイオード１２が有る為ＮＰＮトランジ
スタ２のベース電流がすイリスタフのカソードゲートに
流入することは無く、よって本実施例によれば出力端子
に負電位が印加されてもサイリスタ１の誤動作を防止す
ることができ無効電力の発生を防止できる。
イリスタ１がＯＦＦ状態にある時、出力端子に負電位が
印加されても、ダイオード１２が有る為ＮＰＮトランジ
スタ２のベース電流がすイリスタフのカソードゲートに
流入することは無く、よって本実施例によれば出力端子
に負電位が印加されてもサイリスタ１の誤動作を防止す
ることができ無効電力の発生を防止できる。
第３図に本発明の第２の実施例を示す。
第３図は上記第１−図に対し新たにサイリスタ１のカソ
ードゲートとカソードとの間に抵抗１３を設けたもので
ある。上記第１図の実施例の場合、ＮＰＮトランジスタ
２がＯＮの時サイリスタ１のカソードゲートＧはＮＰＮ
トランジスタ２によりほぼＧＮＤ電位にバイアスされて
いるが、出力端子１０に負電位が印加されるとその負電
位に応じてカソードゲートＧの電位も低下し、よってＮ
ＰＮこの様な状態ではノイズ等によりサイリスタ１が誤
動作しやすくなる。
ードゲートとカソードとの間に抵抗１３を設けたもので
ある。上記第１図の実施例の場合、ＮＰＮトランジスタ
２がＯＮの時サイリスタ１のカソードゲートＧはＮＰＮ
トランジスタ２によりほぼＧＮＤ電位にバイアスされて
いるが、出力端子１０に負電位が印加されるとその負電
位に応じてカソードゲートＧの電位も低下し、よってＮ
ＰＮこの様な状態ではノイズ等によりサイリスタ１が誤
動作しやすくなる。
第３図の実施例は上記の対策としてサイリスタ１のカソ
ードゲートＧとカソードに１との間に抵抗１３を設はサ
イリスタ１のノイズ等に対する感度を低下させ誤動作を
防止しようとするものである。
ードゲートＧとカソードに１との間に抵抗１３を設はサ
イリスタ１のノイズ等に対する感度を低下させ誤動作を
防止しようとするものである。
第４図は第３図における抵抗１３．ダイオード１２、ダ
イオード３を半導体基板上に一括して構成した構造を示
すものである。第４図においてＮ形半導体基板１４上に
Ｐ形半導体層１．５を設け、そのＰ形半導体層１５のコ
ンタクト１６と１７との間で抵抗１−３を形成し、一方
Ｐ形半導体層１５はダイオード１２，３のアノードにも
なり得る為、Ｎ形基板１．４からコンタクト１８により
配線をとり出せばこれをダイオード１２，３の共通カソ
ードとすることができる。第３図の回路を半導体基−５
ｑ 、にに集積する場合、第４図の如くダイオード第５
図に本発明の第３の実施例を示す。
イオード３を半導体基板上に一括して構成した構造を示
すものである。第４図においてＮ形半導体基板１４上に
Ｐ形半導体層１．５を設け、そのＰ形半導体層１５のコ
ンタクト１６と１７との間で抵抗１−３を形成し、一方
Ｐ形半導体層１５はダイオード１２，３のアノードにも
なり得る為、Ｎ形基板１．４からコンタクト１８により
配線をとり出せばこれをダイオード１２，３の共通カソ
ードとすることができる。第３図の回路を半導体基−５
ｑ 、にに集積する場合、第４図の如くダイオード第５
図に本発明の第３の実施例を示す。
本実施例は前記第１図及び第３図の実施例においてダイ
オード１２の代わりにダイオード１９をＮＰＮトランジ
スタ２のコレクタと、サイリスタ１のカソードゲートと
ダイオード３のカソードとの接続点、との間に設けたも
のである。
オード１２の代わりにダイオード１９をＮＰＮトランジ
スタ２のコレクタと、サイリスタ１のカソードゲートと
ダイオード３のカソードとの接続点、との間に設けたも
のである。
本実施例によれば、ダイオード１９を設けた分シンク動
作時の出力１０クランプ電圧は高くなるが、これを厭わ
なければ、ダイオード１９によりサイリスタ１のカソー
ドゲートへの無効電流流入を阻止できる為、前記実施例
と同様の効果が得られる。
作時の出力１０クランプ電圧は高くなるが、これを厭わ
なければ、ダイオード１９によりサイリスタ１のカソー
ドゲートへの無効電流流入を阻止できる為、前記実施例
と同様の効果が得られる。
また、第６図の第４の実施例のように、第１図。
第３図のダイオード１２に代えて、ＰＮＰトランジスタ
２０を用いることもできる。ＰＮＰトランジスタ２０の
駆動はＮＰＮ）−ランジスタ２２によりＮＰＮトランジ
スタ２と同期して行う。この実施例では、ＮＰＮトラン
ジスタ２からサイリスタ１めゲートへ向う無効電流はＰ
ＮＰ トランジスタ、２０のベース・エミッタ接合で阻
止される。
２０を用いることもできる。ＰＮＰトランジスタ２０の
駆動はＮＰＮ）−ランジスタ２２によりＮＰＮトランジ
スタ２と同期して行う。この実施例では、ＮＰＮトラン
ジスタ２からサイリスタ１めゲートへ向う無効電流はＰ
ＮＰ トランジスタ、２０のベース・エミッタ接合で阻
止される。
−本発明によれば、出力端子電位によるサイリスタの誤
動作を防止でき無効電力の発生を防止するパルス発生回
路を得ることができる。
動作を防止でき無効電力の発生を防止するパルス発生回
路を得ることができる。
第１図は本発明の第１の実施例を示す回路図、第２図は
従来例を示す回路図、第３図は本発明の第２の実施例を
示す回路図、第４図は第３図の一部を半導体基板」：に
構成した場合の断面図、第５図、第６図は本発明の第３
．第４の実施例を示す回路図である。 １・・・サイリスタ、２，４・・・ＮＰＮトランジスタ
、３．１２・・・ダイオード、１１．、．１３・・・抵
抗、１゜・・・出力端子。
従来例を示す回路図、第３図は本発明の第２の実施例を
示す回路図、第４図は第３図の一部を半導体基板」：に
構成した場合の断面図、第５図、第６図は本発明の第３
．第４の実施例を示す回路図である。 １・・・サイリスタ、２，４・・・ＮＰＮトランジスタ
、３．１２・・・ダイオード、１１．、．１３・・・抵
抗、１゜・・・出力端子。
Claims (1)
- 【特許請求の範囲】 １、サイリスタのカソード側に負荷が接続され、サイリ
スタのゲートと上記負荷からスイッチを介して電流を引
き抜き、サイリスタをターンオフさせるパルス発生回路
において、上記サイリスタのゲートと上記スイッチの間
に、スイッチからサイリスタのゲートに向う電流を阻止
する手段が設けられているパルス発生回路。 ２、上記特許請求の範囲第１項において、負荷は容量性
素子であり、電流阻止手段はダイオードおよびトランジ
スタの一種であることを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17365886A JPS6331216A (ja) | 1986-07-25 | 1986-07-25 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17365886A JPS6331216A (ja) | 1986-07-25 | 1986-07-25 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331216A true JPS6331216A (ja) | 1988-02-09 |
Family
ID=15964695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17365886A Pending JPS6331216A (ja) | 1986-07-25 | 1986-07-25 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6331216A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435216A (ja) * | 1990-05-25 | 1992-02-06 | Toshiba Corp | ヒステリシス回路 |
| JP2008505282A (ja) * | 2004-07-05 | 2008-02-21 | オットー・ドーデ | 対向ピストンエンジン用ガス交換制御機構 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180217A (ja) * | 1984-02-27 | 1985-09-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体スイツチ回路 |
| JPS60208119A (ja) * | 1984-03-30 | 1985-10-19 | Hitachi Ltd | 容量性負荷の駆動回路 |
-
1986
- 1986-07-25 JP JP17365886A patent/JPS6331216A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180217A (ja) * | 1984-02-27 | 1985-09-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体スイツチ回路 |
| JPS60208119A (ja) * | 1984-03-30 | 1985-10-19 | Hitachi Ltd | 容量性負荷の駆動回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435216A (ja) * | 1990-05-25 | 1992-02-06 | Toshiba Corp | ヒステリシス回路 |
| JP2008505282A (ja) * | 2004-07-05 | 2008-02-21 | オットー・ドーデ | 対向ピストンエンジン用ガス交換制御機構 |
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